在Quartus II软件版本10.0SP1及更早版本中创建的全速率QDRII / II + SRAM和基于RLDRAM II UniPHY的控制器的设计是否存在任何可能导致校准失败的已知问题?-Altera-Intel社区-FPGA CPLD-ChipDebug

在Quartus II软件版本10.0SP1及更早版本中创建的全速率QDRII / II + SRAM和基于RLDRAM II UniPHY的控制器的设计是否存在任何可能导致校准失败的已知问题?

是。所有的全速率QDRII / II + SRAM和RLDRAM II UniPHY的总部设在Quartus®II软件版本10.0SP1创建和设计早期可能会遇到间歇校准故障的硬件。多次重新校准/重置可能会发现一次校准失败。校准失败是由于不可靠的异步读FIFO复位信号从定序器(AFI时钟域)传输到读数据路径(读捕获时钟域)。

在全速率设计中,需要在定序器中使用两个时钟周期的读FIFO复位信号断言,以保证在读数据路径中正确捕获复位信号。但是,读FIFO重置信号仅在定序器中的一个时钟周期内置位。此外,组合逻辑存在于时钟交叉路径中并且导致复位信号传输不够稳健。这导致在校准期间未正确清除读FIFO。

此问题的解决方法是在Quartus II软件10.0SP1中安装下面的Quartus II软件补丁并重新生成IP。这个问题将在Quartus II软件的未来版本中修复。

从以下链接下载相应的Quartus II软件版本10.0SP1补丁1.150:

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