为什么即使我使用PLL,RIFF引脚也会在Stratix V,Arria V和Cyclone V器件系列的引脚排列(.pin)文件中被识别为GND引脚?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么即使我使用PLL,RIFF引脚也会在Stratix V,Arria V和Cyclone V器件系列的引脚排列(.pin)文件中被识别为GND引脚?

即使在您的设计中使用了PLL,Quartus®II软件创建的引脚输出文件(<项目名称> .pin)也错误地将RREF引脚识别为Stratix®V,Arria®V和Cyclone®V器件系列中的GND引脚。

RREF引脚必须通过引脚连接指南中规定的精密2K欧姆电阻连接到PCB上的GND。

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