为什么我会在输入和输出路径中看到大的布线线延迟，从而导致时序违规？

由于Quartus®II12.0和12.0 SP1中的问题，可以在Fitter中错误地建模PLL补偿。这可能导致在跨越时钟域（例如输入和输出路径）的路径上添加大的布线线延迟。此问题会影响针对Stratix®V，Arria®V和Cyclone®V器件的设计。