为什么rx_latency_adj_10g和tx_latency_adj_10g信号描述在Altera收发器PHY IP用户指南中针对Arria V和Stratix V器件引用1g?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么rx_latency_adj_10g和tx_latency_adj_10g信号描述在Altera收发器PHY IP用户指南中针对Arria V和Stratix V器件引用1g?

由于Altera®收发器PHY IP内核用户指南(PDF)中“表3-13:10GBASE-R状态,1588和PLL参考时钟输出”中的错误,rx_latency_adj_10g和tx_latency_adj_10g信号指的是Arria®V的1g和Stratix®V器件。

rx_latency_adj_10g和tx_latency_adj_10g信号信号应仅指10g。

解决/修复方法

此问题将在未来版本的“收发器PHY用户指南”(PDF)中修复。
请登录后发表评论

    没有回复内容