使用Arria®VGZ或Stratix®V器件系列中的ATX PLL实现Gen 1或Gen 2PCIe®IP内核时会出现此问题。对于ES器件，报告的coreclkout是正确频率的1/4。对于生产器件，报告的coreclkout是正确频率的1/2。
这可以在使用报告时钟的TimeQuest中看到。 coreclkout和observablecoreclkdiv都将具有与上述相同的错误报告频率。
解决/修复方法
要解决此问题：
1.编译设计以确定TimeQuest报告的频率。 添加以下SDC来约束\’coreclkout \’： create_clock -period 8.000 [get_pins -compatibility_mode {* | altpcie_hip_256_pipen1b | stratixv_hssi_gen3_pcie_hip | observablecoreclkdiv}]
使用“-compatibility_mode”选项以在SDC中使用通配符来获取get_pins非常重要。
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