对于crc_error_inject输入信号,Seriallite III在两个不相关的时钟上具有时序违规-Altera-Intel社区-FPGA CPLD-ChipDebug

对于crc_error_inject输入信号,Seriallite III在两个不相关的时钟上具有时序违规

Serialite III MegaCore版本13.1及更早版本可能会在两个不同时钟之间显示TimeQuest中的时序违规。时序违规涉及输入信号crc_error_inject。 Seriallite III用户指南指示用户使用“tx_user_clock”来驱动“crc_error_inject”信号。由于crc_error_inject信号未与Seriallite III内核中的正确时钟同步,因此会标记时序违规。

解决/修复方法

Seriallite III MegaCores版本13.1及更早版本需要使用内部时钟来同步crc_error_inject输入信号。下图显示了此问题的解决方法。

用户需要通过在层次结构中创建输出端口将内部时钟“tx_coreclkin”布线到顶级模块。在用户的顶级设计中,“tx_coreclkin”时钟可用于驱动“crc_error_inject”输入信号。

假设Seriallite III实例名称为“sl3”,用户的顶层设计为top,以下是实现上述解决方案的步骤。

请登录后发表评论

    没有回复内容