在Intel Stratix 10,Intel Arria 10或Intel Cyclone 10 GX器件中使用JESD204B IP示例设计时,为什么SYNC_N信号会保持断言?-Altera-Intel社区-FPGA CPLD-ChipDebug

在Intel Stratix 10,Intel Arria 10或Intel Cyclone 10 GX器件中使用JESD204B IP示例设计时,为什么SYNC_N信号会保持断言?

由于英特尔®Quartus®PrimeStandard / Prime Pro软件版本18.0及更早版本中的问题,在英特尔Stratix®10,英特尔Arria®10或英特尔Cyclone®10GX器件中使用JESD204B IP示例设计时, SYNC_N信号可能会意外断言。

这是因为,在JESD204B设计示例中, sysref信号通过mgmt_clk域中的软件(NIOS /系统控制台)进行采样,该软件与IP核域link_clk异步。 IP内核操作的上升沿对sysref脉冲敏感。异步sysref信号可能导致其上升沿在link_clk域中未被检测到。

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