对于运行在480-533 MHz之间的接口，MIG v3.0-3.4 Virtex-6 DDR3 – REFCLK频率（IODELAYCTRL参考时钟）必须为300 MHz

问题描述

Virtex-6 FPGA DDR3的MIG设计始终将REFCLK频率设置为200 MHz。

解决/修复方法

步骤1 MIG顶级rtl包含REFCLK_PERIOD参数，其定义如下：

参数REFCLK_FREQ = 200，

对于运行在480-533 MHz之间的DDR3设计，此参数需要修改为300。

参数REFCLK_FREQ = 300，

第2步

对于具有现有电路板的设计，需要在设计中添加MMCM，将200 MHz时钟乘以300 MHz，然后驱动MIG REFCLK时钟。

确保此MMCM中未使用2,3F和4的CLKFBOUT_MULT_F值。

有关更多信息，请参阅（Xilinx答复33849） 。

对于没有现有电路板的设计，只需为MIG REFCLK输入选择300 MHz时钟。