MIG v3.4 Virtex-5 FPGA – 使用Synplify流的所有VHDL示例设计输出都将在硬件中失败

问题描述

Virtex-5 FPGA VHDL示例使用Synplicity进行综合时，MIG v3.4输出的设计在硬件中不起作用。这是由于Synplicity工具未初始化正确存储Example Design地址和命令的BRAM的问题。由于BRAM未初始化，因此测试平台不会驱动数据。这会影响VHDL / Synplicity流的所有Virtex-5 FPGA MIG示例设计输出。

解决/修复方法

要解决此问题：

• 在Verilog中生成示例设计并通过Synplicity流程运行设计，或
• 为XST流生成VHDL设计并使用XST重新运行