MIG Virtex-6 DDR2 / DDR3 – 时钟要求和修改输入时钟频率

问题描述

Virtex-6 DDR2 / DDR3 MIG设计有两个时钟输入，即参考时钟和系统时钟输入。

参考时钟驱动设计中的IODELAYCTRL组件，而系统时钟输入用于创建所有MIG设计时钟（用于用户界面，控制器和PHY层）。

注意：此答复记录是Xilinx MIG解决/修复方法中心（Xilinx答复34243）的一部分 。

Xilinx MIG解决/修复方法中心可用于解决与MIG相关的所有问题。

无论您是使用MIG启动新设计还是对问题进行故障排除，都可以使用MIG解决/修复方法中心来指导您获取正确的信息。

解决/修复方法

参考时钟（clk_ref）

IDELAYCTRL参考时钟直接布线到顶层模块中实例化的IODELAY_CTRL原语。

clk_ref输入应由200 MHz或300 MHz输入时钟驱动。

参考时钟速度会影响抽头大小并影响信号可通过IODELAY移位的有效窗口。

能够在整个时钟周期内移位信号非常重要。

有关更多详细信息，以及当MIG设计使用200 MHz参考时钟与300 MHz参考时钟时，请参阅（Xilinx答复35252）

时钟（sys_clk）

MIG假定输入系统时钟与接口频率相同。

也就是说，如果指定400 MHz存储器接口，则设计为400 MHz输入时钟。

400 MHz系统时钟被馈入MMCM（位于infrastructure.v / .vhd模块中）以创建所需的MIG时钟：

• 0.5x（1/2速率）BUFG时钟用于驱动用户接口，控制器和PHY CLB逻辑
• 1x BUFG时钟，用于驱动DRAM时钟，控制器，地址，DM和DQ / DQS的I / O逻辑
• 1x性能路径时钟（CLKPERF），用于在读取路径中创建捕获和重新同步时钟

有关时钟方案的图片，请参阅位于DDR2 / DDR3 SDRAM存储器接口中的PHY时钟架构图解决方案/修复方法> Virtex-6 FPGA存储器接口的核心架构> PHY部分解决方案/修复方法的用户指南 （ UG406）：

http://www.xilinx.com/support/documentation/ip_documentation/ug406.pdf

Virtex-6 DDR2 / DDR3 MIG设计是半速率控制器，这意味着控制器的运行速率只有存储器接口的一半。

这使得更容易在内部满足高速存储器接口的时序，并使数据总线为DQ宽度的4倍以考虑上升和下降数据。

使用不同的输入时钟速率

MIG假设主系统时钟输入与DRAM接口的速率相同。

如果要使用不同的输入时钟速率，则必须更改源代码以修改MIG设计中的MMCM设置。

MMCM乘法和除法参数在顶级包装文件中设置（示例设计文件夹为example_top.v / vhd，用户设计文件夹为design_name.v / vhd）：

参数CLKFBOUT_MULT_F = 8，

这些设置为基于MMCM输入时钟创建上述MMCM输出时钟。

MIG将存储器时钟频率分配给顶级tCK参数。

该tCK参数用于创建MMCM的输入时钟（CLKIN1_PERIOD）频率。

它还用于在控制器设计中创建计数器（例如，刷新计数器）。

由于此参数用于创建计数器，因此无法将其修改为新的输入时钟周期。

必须创建一个新参数来分配输入时钟周期。

创建新参数后，应使用它来驱动MMCM的输入时钟（CLKIN1_PERIOD）。

MMCM在MIG提供的infrastructure.v / .vhd模块中实例化。

user_design和example_design的顶层实例化基础结构。

Virtex-6时钟向导可用于根据输入频率和所需的MIG MMCM输出时钟确定适当的MMCM M和D值（见上文）。

注意：修改这些参数时，用户必须牢记对这些MMCM参数的各种限制，例如CLKFBOUT_MULT不能设置为2,3或4的限制。

为了最大限度地减少抖动，MIG要求将VCO频率保持在1 GHz或以上。

计算适当的VCO频率

VCO频率= 1 /（（DIVCLK_DIVIDE * CLK_PERIOD）/（CLKFBOUT_MULT_F * nCK_PER_CLK））

更多信息 （Xilinx答复35113） – DQS的使用（Xilinx答复35112） – 内部生成的捕获时钟（Xilinx答复43559） – MIG Virtex-6 DDR2 / DDR3 – 从现有MMCM资源生成参考clk

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