MIG Virtex-6 DDR2 / DDR3 – 独立PHY支持

问题描述

支持Virtex-6 MIG DDR2 / DDR3设计，因为它是从CORE Generator工具输出而无需修改。 Xilinx不支持仅使用PHY Stand。这种支持的主要原因是存储器控制器设计包括一些与正常操作相关的“类似PHY”的职责。此外，Xilinx不提供存储器控制器到PHY接口的时序要求。

注意：本答复记录是Xilinx MIG解决/修复方法中心的一部分（Xilinx答复34243） Xilinx MIG解决/修复方法中心可用于解决与MIG相关的所有问题。无论您是使用MIG启动新设计还是对问题进行故障排除，都可以使用MIG解决/修复方法中心来指导您获取正确的信息。

解决/修复方法

DDR2 / DDR3内存控制器执行的“PHY-Like”职责是发送相位检测器电路所需的周期性读取，并发送ZQ校准命令以满足JEDEC DDR3标准。

PHY接口信号的常见问题：

• 从控制器发送io_config以配置总线的方向（读取与写入）。
• 从控制器发送io_config_strobe以告知PHY何时io_config上有新值。这是一个单脉冲。
• 命令的’0’版本（即ras_n0）用于行命令（激活），“1”版本用于列命令（读/写）。因此，dfi_wrdata_en和dfi_wrdata仅与“1”命令相关联。
• slot _ * _ present仅用于多级设计。

附加信息：

• 有关相位检测器电路的更多信息，请参阅（Xilinx答复34480）
• 有关ZQ校准的更多信息，请参阅JEDEC DDR3标准的第5.5节。
• 有关PHY的一般信息，请参阅（Xilinx答复34718）
• 有关PHY的DFI接口的信息，请参阅（Xilinx答复35164）