问题描述
MIG Virtex-6 DDR2 / DDR3设计使用内部生成的时钟在读取期间捕获DQ上的数据。在之前的MIG设计(即Virtex-5 DDR2)中,DQS选通用于捕获数据。使用内部生成的时钟捕获数据是有益的,因为它是真正的自由运行时钟,并且没有像DQS那样的前/后故障毛刺。
注意:本答复记录是Xilinx MIG解决/修复方法中心(Xilinx答复34243)的一部分 。 Xilinx MIG解决/修复方法中心可用于解决与MIG相关的所有问题。无论您是使用MIG启动新设计还是解决问题,都可以使用MIG解决/修复方法中心来指导您获取正确的信息。
解决/修复方法
来自存储器的DQS不直接用于捕获相应的读取数据。使用内部生成的捕获时钟捕获读取数据。然而,在读取期间在相位检测电路中监视DQS的相位并与捕获时钟进行比较。由于它们的相位随环境条件的变化而变化,因此调整捕获时钟相位。有关鉴相器电路的信息,请参阅(Xilinx答复34480) 。
在以前的架构中,DQS信号需要在具有时钟功能的IO(CCIO)上,这不是Virtex-6的要求,详见(Xilinx答复34543)
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