问题描述
以下是时序报告中的数据表部分。
该设计是源同步设计。
在COMP“clk_p”之后TIMEGRP“TS_rate_out”OFFSET = OUT 12 ns;
总线偏移：0.005 ns;
————— + —————- + ———- + —— ———- ———– + +
|最大（最慢）|过程|最小（最快）|过程|
PAD |延迟（ns）|角落|延迟（ns）|角|
————— + —————- + ———- + —— ——— ———– + +
rate_out_n | 7.481 |慢| 3.517 |快点|
rate_out_p | 7.476 |慢| 3.512 |快点|
————— + —————- + ———- + —— ——— ———– + +
尽管在慢速或快速条件下输出焊盘之间的偏差非常小，但最大延迟（最慢拐角）和最小延迟（最快拐角）之间的差异接近4ns。
Max和Min之间的延迟差（~4ns）是否会延迟源同步接口的最大偏差？
解决/修复方法
对于V6 / S6和更新的器件，完成多载波分析。
这可以在分析设计时找到最大（速度等级）和最小（-0速度等级）延迟。
由于时序分析工具同时具有最小值和最大值，因此要求将两者都添加到时序报告的数据表部分。
这为用户提供了最坏的时钟输出和最佳时钟输出。
由于给定的器件不会有任何极端情况，因此您不应将最坏情况与最佳情况进行比较。
最坏情况值用于确保满足下游器件的设置要求，并使用最佳值来确保满足保持要求。
在源同步设计中，总线偏斜比实际延迟更重要。
传统上，时钟与源同步设计中的数据一起转发，并且总线偏移通知用户时钟和数据总线之间的变化，假设转发时钟处于相同的OFFSET OUT分析中。
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