MIG v3.3，Virtex-6 FPGA，DDR2 / DDR3 – 对于突发长度为4的设计进行几次读取后，VHDL流程生成器挂起

问题描述

MIG v3.3 DDR2 / DDR3设计包括example_design输出中的流程生成器。对于突发长度为4的设计进行几次读取后，此流程生成器的VHDL版本会挂起。

解决/修复方法

此问题影响仿真和硬件，仅影响VHDL示例设计。用户设计不包含示例流程生成器，不受此问题的影响。要使用流程生成器查看工作仿真，请使用Verilog示例设计。

此问题已在ISE Design Suite 12.1发布的MIG v3.4中得到解决。