MIG v3.3,Virtex-6 FPGA,DDR2 – 如果CAS延迟(CL)等于4且2T时序,则违反时序参数tRC minAltera_wiki6年前发布90该帖子内容已隐藏,请登录后查看登录后继续查看登录注册FPGAFPGA-CPLDMIGSoCsxilinx赛灵思
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