MIG v3.2,Virtex-6 FPGA DDR3:由于舍入误差,仿真中可能会发生tRP违规Altera_wiki6年前发布420该帖子内容已隐藏,请登录后查看登录后继续查看登录注册FPGAFPGA-CPLDMIGSoCsxilinx赛灵思
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