MIG v3.2，v3.3，Virtex-6 FPGA DDR2 / DDR3 – 根据tPRDI时序参数未正确发送与相位检测器相关的周期性读取

问题描述

MIG v3.2 / v3.2 DDR2 / DDR3设计作为相位检测器电路的一部分发出周期性读取，以维持VT变化的数据捕获窗口。 Virtex-6 FPGA存储器接口 解析 / 修复 方法用户指南 （ UG406 ）了解完整详细信息。

解决/修复方法

在tREFI周期大于tPRDI周期的情况下会出现此问题。

这具有最小的影响，因为周期性读取在大约30个时钟周期之后发送，允许相位检测完成。

此问题已在与ISE Design Suite 12.1一起发布的MIG v3.4中得到解决。