MIG v3.2，v3.3，Virtex-6 FPGA DDR3 – 当我针对CWL = 7的RDIMM时，设计无法在OTF模式下驱动正确的写入数据

问题描述

针对具有CWL = 7的RDIMM的MIG v3.2 / v3.3 Virtex-6 FPGA DDR2设计违反了DFI时序规范。

解决/修复方法

在OTF（即时）突发模式下运行时，写入数据会出现此问题。

例如，对于使用BC4操作的第一次写入，可能会正确驱动数据，但对于使用BL8操作的下一次写入，可能会错误地驱动数据。

此问题已在MIG v3.4（ISE Design Suite 12.1中可用）中得到解决。