MIG v3.2，Virtex-6 FPGA DDR2和DDR3 – 流程生成器（example_design）不支持DDR2 BL = 4和DDR2 / DDR3数据宽度大于72位

问题描述

从MIG v3.2开始，Virtex-6 FPGA DDR2和DDR3设计支持大于72位的数据宽度（有关数据宽度支持的完整详细信息，请参阅Virtex-6 FPGA存储器接口解析/修复方法的用户指南 （ug406） ）。 突发长度为4 。

解决/修复方法

由于流程生成器的设计不支持大于72位的数据宽度或DDR2 BL4，因此它不能在硬件中正确仿真或实现（仅适用于这些情况）。