MIG v3.2 Virtex-6 FPGA DDR2 / DDR3  – 禁用数据掩码时,BitGen因PhysDesignRules错误而失败-Altera-Intel社区-FPGA CPLD-ChipDebug

MIG v3.2 Virtex-6 FPGA DDR2 / DDR3 – 禁用数据掩码时,BitGen因PhysDesignRules错误而失败

问题描述

如果在MIG生成中禁用数据掩码,则在BitGen期间MIG v3.2 Virtex-6 DDR2 / DDR3设计失败。

显示以下错误:

解决/修复方法

发生这些错误是因为无论是否在MIG GUI中启用或禁用了该选项,RTL都会错误地包含数据掩码逻辑。

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