MIG v3.2，Virtex-6 FPGA RLDRAMII – 数据屏蔽信号未通过写入路径正确传播 – 需要进行RTL更改

问题描述

MIG v3.2 Virtex-6 FPGA RLDRAMII设计不会通过写路径正确传播来自用户界面的数据屏蔽（DM）信号。只有第一个器件（器件0 / dm0）才能正确生成数据屏蔽信号。所有其他的都很低，如果使用则不会切换。因此，用户可能会看到写入第一个器件的不需要的数据，而其他DM位总是很低。这在仿真和硬件中都可以看到。

解决/修复方法

要解决此问题，需要在rld_phy_write_data_io.v模块中进行更改。

分配mux_dm_rise0 =（cal_done）？ wr_dm0 [0]：init_wr_dm0 [0];

分配mux_dm_fall0 =（cal_done）？ wr_dm0 [1]：init_wr_dm0 [1];

分配mux_dm_rise1 =（cal_done）？ wr_dm1 [0]：init_wr_dm1 [0];

分配mux_dm_fall1 =（cal_done）？ wr_dm1 [1]：init_wr_dm1 [1];

分配mux_dm_rise0 =（cal_done）？ wr_dm0 [NUM_DEVICES * 2-1：NUM_DEVICES]：

init_wr_dm0 [NUM_DEVICES * 2-1：NUM_DEVICES];

分配mux_dm_fall0 =（cal_done）？ wr_dm0 [NUM_DEVICES-1：0]：

init_wr_dm0 [NUM_DEVICES-1：0];

分配mux_dm_rise1 =（cal_done）？ wr_dm1 [NUM_DEVICES * 2-1：NUM_DEVICES]：

init_wr_dm1 [NUM_DEVICES * 2-1：NUM_DEVICES];

分配mux_dm_fall1 =（cal_done）？ wr_dm1 [NUM_DEVICES-1：0]：

init_wr_dm1 [NUM_DEVICES-1：0];