MIG v3.2，Virtex-6 FPGA QDRII + / RLDRAMII – 不需要从ISERDES到clk_RD的半周期路径

问题描述

MIG 3.2为Virtex-6 FPGA生成UCF QDRII +和RLDRAMII设计包含从ISERDES输出到clk_rd下降沿的半周期路径约束。不需要此约束。

解决/修复方法

请从输出UCF中删除类似于以下内容的约束。 QDRII +

当使用时钟反转时，ISERDES输出的#half周期约束

NET“u_user_top / * / iserdes_ * d * _int”TNM = TNM_iserdes_outputs;

TIMESPEC“TS_clk_rd_half_cycle”=从“TNM_iserdes_outputs”到“FFS”TS_clk_rd / 2; RLDRAMII

当使用时钟反转时，ISERDES输出的#half周期约束

NET“* iserdes_ * d * _int”TNM = iserdes_outputs;

TIMESPEC“TS_clk_rd_half_cycle”= FROM“iserdes_outputs”TO“FFS”TS_clk_rd / 2;