问题描述
http://www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf
解决/修复方法
http://www.xilinx.com/support/documentation/user_guides/ug086.pdf http://www.xilinx.com/support/documentation/user_guides/ug388.pdf(Xilinx 答复33234） 。 http://www.xilinx.com/support/documentation/user_guides/ug406.pdf 软件要求 新特性 已解决的问题 （Xilinx答复32930） MIG v3.1，Virtex-6 FPGA DDR3 – 仿真测试平台所需的更改（sim_tb_top.v ）跳过校准并避免存储器溢出错误（Xilinx答复32830） MIG v3.1，Virtex-6 FPGA DDR2 – 即使使用默认存储区，也必须在GUI中选择主存储区（Xilinx答复32873） MIG v3.1，Virtex- 6 FPGA DDR2 / DDR3 – 仿真中可能发生虚假存储器模型违规（Xilinx答复32872） MIG v3.1，Virtex-6 FPGA – ＃**错误：（vsim-8604）除法运算产生NaN （Xilinx答复32925） MIG v3.1，Virtex-6 FPGA QDRII + – 需要更新phy_read_stage1_cal.v模块的校准逻辑中存在问题（Xilinx答复32870） MIG v3.1，Virtex-6 FPGA QDRII + SRAM – MIG未正确限制数据读取组库选择这可能导致错误：放置：MAP期间的906 （Xilinx答复32872） MIG v3.1，Virtex-6 FPGA – ＃**错误：（vs im-8604）除法运算产生的NaN （Xilinx答复32924） MIG v3.1，Spartan-6 FPGA MCB – 当选择控制器C1，C2和C4时，C4只能选择为DDR2 SDRAM。 （Xilinx答复32869） MIG v3.1，Spartan-6 FPGA MCB – 当使用Recustomize（在原始设置下）重新加载MIG MCB项目时，会出现显示问题（Xilinx答复32610） MIG 3.1，Virtex-5 FPGA DDR2 – TWTR违规可能在仿真和硬件中以低频率发生（Xilinx答复32871） MIG v3.1，Virtex-5 FPGA DDR2 SDRAM – 在低频时发生TWR违规（Xilinx答复32919） MIG v3.1，Virtex-5 FPGA – 使用Synplify进行Verilog设计使用“错误：MapLib：1114” （Xilinx答案32919） MIG v3.1，Virtex-5 FPGA – 使用Synplify Pro C-2009.03进行Verilog设计的Pro C-2009.03将在MAP中失败，因为“ERROR：MapLib：1114” “ （Xilinx答复32375） MIG 2.3 / 3.0，Virtex-5 FPGA QDRII – 在第二阶段校准后，在125 – 250 MHz （Xilinx答复32919） MIG v3.1，Virtex-之间，CQ和FPGA时钟之间的差距很小5 FPGA – 使用Synplify Pro C-2009.03的Verilog设计将在MAP中失败并显示“ERROR：MapLib：1114” （Xilinx答复32919） MIG v3.1，Virtex- 5 FPGA – 使用Synplify Pro C-2009.03的Verilog设计将在MAP中失败，“ERROR：MapLib：1114” （Xilinx答复32839） MIG v3.1，Virtex-6 FPGA DDR2 / DDR3 SDRAM – 附加延迟的非零值是不支持（Xilinx答复32874） MIG v3.1，Virtex-6 FPGA DDR3 SDRAM-MIG列出了对MT9JSF12872XX-1G1的支持，它可能代表两种不同的Micron器件已知问题 （Xilinx答复33389） MIG v3.2，Virtex-6 FPGA DDR3 – 基于组件设计错误设置的ODT值（Xilinx答复33288） MIG v3.2，Virtex-6 FPGA DDR2 / 3：x4存储器部件的校准无法完成或完成（Xilinx答复33403） MIG v3.2 ，Virtex-6 FPGA DDR2 / DDR3：针对端口连接大小不匹配生成仿真警告（Xilinx答复33405） MIG v3.2 Virtex-6 FPGA DDR2 / DDR3：禁用数据掩码时，BitGen将因PhysDesignRules错误而失败（Xilinx答案33249） MIG v3.2，Virtex-6 FPGA DDR3：针对具有72位数据宽度的x8器件的设计将失败，E RROR：位置：899如果地址/控制和系统控制在同一个FPGA库中（Xilinx答复33409） MIG v3.2，Virtex-6 FPGA DDR2和DDR3 – 流程发生器（example_design）不支持DDR2 BL = 4和DDR2 / DDR3数据宽度大于72位（Xilinx答复33415） MIG v3.2，Virtex-6 FPGA DDR2DDR3 – 在某些需要Master Bank （Xilinx答复33418） MIG v3.2，Virtex的情况下，未启用主存储区选择-6 FPGA DDR3 – 当针对具有CWL = 7的RDIMM时，该设计无法在OTF模式下驱动正确的写入数据（Xilinx答复33419） MIG v3.2，Virtex-6 FPGA DDR3：不支持CWL = 8 RDIMM器件（Xilinx答复33420） MIG v3.2，Virtex-6 FPGA DDR2 – RDIMM器件不支持CL = 6 （Xilinx答复33439） MIG v3.2，Virtex-6 FPGA DDR2 / DDR3 – 数据不支持ECC宽度等于120位（Xilinx答复33440） MIG v3.2，Virtex-6 FPGA DDR2 – 禁用ODT（RTT_NOM = 0）时，校准后立即错误地置位ODT （Xilinx Answ） er 33441） MIG v3.2，Virtex-6 FPGA DDR2 / DDR3 – 根据tPRDI时序参数（Xilinx答复33249） MIG v3.2，Virtex-6 FPGA DDR3，无法正确发送与相位检测器相关的周期性读取：由于舍入误差，仿真中可能发生tRP违规（Xilinx答复33443） MIG v3.2，Virtex-6 FPGA DDR2 / DDR3 – 与读取修改写入命令相关的读取被错误地发布为具有自动预充电的读取（Xilinx答复33613） MIG v3.2，Virtex-6 DDR2 / DDR3：设计错误地将app_wdf_mask（用户界面数据掩码）分配给0，阻止了屏蔽数据的能力。 （Xilinx答复33289） MIG v3.1，v3.2，Virtex-6 FPGA QDRII + – 三星仿真模型所需的更改，以便正确操作和完成校准（Xilinx答复33378） MIG v3.2，VIrtex-6 FPGA QDRII + / RLDRAMII ：不需要从ISERDES到clk_RD的半周期路径（Xilinx答复33413） MIG v3.2，Virtex-6 FPGA QDRII + SRAM – 输出example_top.ucf缺少系统时钟周期约束并包含不正确的BUFR约束（Xilinx答案） 33375） MIG v3.2，Virtex-6 FPGA RLDRAMII – 用于避免-18，-25，-25E和-33器件的tRC违规的有效配置（Xilinx答复33249） MIG v3.2，Virtex-6 FPGA RLDRAMII：MAX仿真中的tCK违规发生在-18个以370 MHz运行的部件上（Xilinx答复33377） MIG v3.2，Virtex-6 FPGA RLDRAMII – 当调试信号打开时，设计无法清除（Xilinx答复33378） MIG v3.2，VIrtex- 6 FPGA QDRII + / RLDRAMII：不需要从ISERDES到clk_RD的半周期路径（Xilinx答复33402） MIG v3.2，Virtex-6 FPGA RLDRAMII – 数据屏蔽信号未通过写入路径正确传播 – 需要进行RTL 更改（Xilinx答复33446） MIG v3.2，Virtex-6 FPGA RLDRAMII – 错误：Bitgen – 无法找到XC6VLX760-FF1760器件的编程信息（Xilinx答案33356） Spartan-6 FPGA MCB-X4存储器组件在IDS 11.4（MIG 3.3） （Xilinx答复33357） Spartan-6 FPGA MCB之前不支持 – 当所有6个端口都配置时，在读取模式下不支持端口3 （Xilinx答案） 33358） Spartan-6 FPGA MCB：错误：放置：禁用数据屏蔽时PAR期间发生864错误（Xilinx答复33417） Spartan-6 FPGA MCB – Spartan-6 FPGA内存控制器用户指南（UG388）错误地指出MIG自动输出SP601 / SP605参考板的文件（Xilinx答复33414） MIG v3.2，Virtex-4 / Virtex-5 FPGA DDR / DDR2 – MIG GUI错误地启用了没有DM的X4 RDIMM器件的数据屏蔽复选框（Xilinx答案32320） MIG 3.0 – 生成/重新生成MIG时可能会出现问题具有相同组件名称的项目
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