时序分析器 – 使用自动生成的时序约束VS用户指定的端点,在分析之间使用不同的“时钟到填充”值-Altera-Intel社区-FPGA CPLD-ChipDebug

时序分析器 – 使用自动生成的时序约束VS用户指定的端点,在分析之间使用不同的“时钟到填充”值

问题描述

使用自动生成的时序约束(trce -a选项)进行时序分析时,时钟到输出值与用户指定的端点(FF到焊盘)进行时序分析时不同。

为什么会这样?

解决/修复方法

这是预期的行为。

这是因为当使用用户指定的端点运行分析时,计算中不包括时钟不确定性,因为不涉及周期约束。

时钟与输出值之间的差异来自时钟不确定性。

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