MIG v3.1,Virtex-6 QDRII +  – 校准逻辑中存在需要更新的phy_read_stage1_cal.v模块的问题-Altera-Intel社区-FPGA CPLD-ChipDebug

MIG v3.1,Virtex-6 QDRII + – 校准逻辑中存在需要更新的phy_read_stage1_cal.v模块的问题

问题描述

MIG 3.2中发布的MIG 3.1 QDRII + Virtex-6校准逻辑有很多修复。特别是在使用赛普拉斯存储器模型进行仿真期间出现了问题。但是,建议所有用户更新校准模块。

解决/修复方法

请从以下位置下载udpated phy_read_stage1_cal.v模块,并替换为生成的MIG设计中的文件:

http://www.xilinx.com/txpatches/pub/applications/misc/ar32925.zip

这些校准问题已在MIG 3.2中得到解决。

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