问题描述
本发行说明和已知问题答复记录适用于ISE Design Suite 11.2中发布的内存接口生成器（MIG）v3.1，包含以下信息：
– 一般信息
– 软件要求
– 新功能
– 已解决的问题
– 已知的问题
有关安装说明，一般CORE Generator接口已知问题以及设计工具要求，请参阅“IP版本说明指南”：
http://www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf
解决/修复方法
一般信息
MIG v3.1可通过ISE Design Suite 11.2获得。
有关Spartan-3 FPGA生成，Virtex-4和Virtex-5 FPGA支持的存储器接口和频率列表，请参阅MIG用户指南：
http://www.xilinx.com/support/documentation/ip_documentation/ug086.pdf
有关Spartan-6 FPGA MCB支持的存储器接口和频率列表，请参阅“Spartan-6 FPGA存储器控制器用户指南”：
http://www.xilinx.com/support/documentation/user_guides/ug388.pdf
有关Virtex-6器件支持的存储器接口和频率列表，请参见“Virtex-6 FPGA存储器接口”解决方案/修复方法的用户指南：
http://www.xilinx.com/support/documentation/ip_documentation/ug406.pdf
软件要求
– Xilinx ISE Design Suite 11.2
– Synplify Pro C-2009.03支持
– 32位Windows XP
– 32位Linux Red Hat Enterprise 4.0
– 64位/ 32位Linux Red Hat Enterprise 4.0
– 64位XP专业人士
– 32位Vista业务
– 64位SUSE 10
– 支持64位/ 32位Linux Red Hat Enterprise 5.0
– 64位Windows Vista支持
– 32位SUSE 10支持
新功能
– ISE Design Suite 11.2软件支持
– Virtex-6 FPGA支持
– Spartan-6 FPGA支持
– DDR2 SDRAM 4 GB内存部分支持Virtex-4和Virtex-5 FPGA设计
已解决的问题
DDR2 SDRAM Virtex-5 FPGA
– 在phy_calib.v模块中为case语句添加了一个默认条件，以解决仿真警告。
– CR 451140
– 用FDCPE替换IDDR以解决BITGEN悬空引脚警告。
– CR 508721
– VHDL外部仿真测试平台（sim_tb_top.vhd）为多控制器设计中的所有接口正确设置频率。
– CR 513310
DDR SDRAM Virtex-5 FPGA
QDRII SRAM Virtex-5 FPGA
– （Xilinx答复32375） MIG 2.3,3.0 ，Virtex-5 FPGA QDRII – 在第二阶段校准后，CQ和FPGA时钟之间的差距可能很小，频率在125 – 250 MHz之间
– CR 517643
– （Xilinx答复31579） MIG v2.3，v3.0 – Virtex-5 FPGA QDRII：错误：位置：899 – 以下IOB使用DCI并已锁定到I / O bank＃
– （Xilinx答复32318） MIG v3.0，Virtex-5 FPGA QDRII – 使用Synplify Pro 9.6.2作为综合工具时，设计无法完成硬件校准
– VHDL外部仿真测试平台（sim_tb_top.vhd）为多控制器设计中的所有接口正确设置频率。
– CR 513310
DDRII SRAM Virtex-5 FPGA
DDR2 SDRAM Virtex-4 FPGA直接时钟
DDR2 SDRAM Virtex-4 FPGA Serdes时钟
– 对于Synplicity设计，属性syn_preserve被syn_noprune替换。
– CR 514149
– 对中心库中数据组选择的引脚算法进行了改进。
– CR 513309
DDR SDRAM Virtex-4 FPGA
QDRII SRAM Virtex-4 FPGA
DDRII SRAM Virtex-4 FPGA
DDR / DDR2 SDRAM Spartan-3 FPGA
– 改进的引脚输出算法，将rst_dqs_div_in / _out正确放置在所有配置的数据位中心。
– CR 519854
– CR 519113
– CR 518533
– 改进的引脚输出算法，可在选择兼容器件时选择更高效的引脚输出。
– CR 519112
– 选择兼容部件时，在UCF中输出正确的I / O标准约束。
– CR 511975
Virtex-5，Virtex-4和Spartan-3 FPGA生成MIG用户指南（ug086）的更新
– 添加了有关验证UCF /更新设计验证的参数的更多详细信息。
– CR 518202
– CR 518200
– 增加了完整的Spartan-3 FPGA生成引脚分配规则。
– CR 517690
– 更正了DDR SDRAM SODIMM软件包的支持表。
– CR 517285
– 使用正确的屏幕截图更新了第1章，并更正了表格中的描述文本和信息。
– CR 510253
– 删除了Spartan-3E FPGA系列的DDR2 SDRAM参考，因为Spartan-3E FPGA不支持DDR2 SDRAM。
– CR 518759
– 由于时钟周期的四舍五入，增加了有关Virtex-4 FPGA DDR2 SDRAM仿真警告的注释。
– CR 481582
– 增加了有关Virtex-4 FPGA DDR2 SDRAM深度设计仿真警告的说明。
– CR 498876
– 在附录中增加了DDRII SRAM存储器实现指南。
– CR 517642
MIG工具
– （Xilinx答复32615） MIG v3.0 – 运行create_ise.bat时出现“错误：TclTasksC：project_095：未知属性”
– CR 513311 – Create.ise脚本使用正确的ISE设计工具11.1选项
– （Xilinx答复32475） MIG v3.0，Spartan-3 FPGA生成DDR / DDR2 – 验证UCF和更新设计的已知问题
– CR 517689 – 当未在DQ位的中心分配rst_dqs_div_in / _out信号时，验证UCF是否正确错误。
– CR 517538,517537 – 使用仅包含IO LOC约束的输入UCF正确验证UCF和更新设计。
– （Xilinx答复32319） MIG v3.0 – 运行create_ise.bat文件后，“.ise”项目未成功创建
– CR 513311
– （Xilinx答复31579） MIG v2.3，v3.0 Virtex-5 QDRII – “错误：位置：899 – 以下IOB使用DCI并已锁定到I / O bank＃”
– CR 481353
– 内存密度值在使用“创建自定义零件”创建的DIMM的“内存详细信息”中正确反映。
– CR 517905
– 对于所有Virtex-5 FPGA设计，输出写入时序电子表格正确列出了参考PLL的占空比失真参数。
– CR 517904
– MIG将标记一条警告消息，如果找不到自定义内存部分，它将不再崩溃。
– CR 510496
– 修复了QDRII和DDR2 SDRAM多控制器设计的DCI选择问题。
– CR 510216
– 更正了Virtex-4 FPGA QDRII和DDRII SRAM设计的许可协议页面问题。
– CR 510215
– 在Bank Selection页面添加了注释，说明为什么bank 3和bank 4不能用于数据，地址和控制信号。
– CR 470630
– 日语操作系统中已解决的特殊字符显示问题。
– CR 510723
– 实现脚本文件ise_flow.bat，已更新为首先从先前版本中删除实现文件。
– CR 513260
– MIG为Linux中的所有批处理文件设置可执行权限。
– CR 513869
– 验证UCF是否正确验证了AutoCAD速度等级支持的mig.prj频率。
– CR 517984
– 当Spartan-3 FPGA生成DQ IO放置违反p / n规则时，为验证UCF和更新设计创建了明确的错误消息。
– CR 514741
– 针对具有8个控制器的Virtex-5 FPGA多控制器设计解决了GUI问题
– CR 510975
已知的问题
– Virtex-6和Spartan-6 FPGA解决方案正在等待硬件验证。
（Xilinx答复32829） MIG v3.1 – 尚不支持Virtex-6 FPGA低功耗器件。
（Xilinx答复32830） MIG v3.1，Virtex-6 FPGA DDR2 – 即使使用默认存储区，也必须在GUI中选择主存储区。
（Xilinx答复32839） MIG v3.1，Virtex-6 FPGA DDR2 / DDR3 – 不支持添加延迟的非零值
（Xilinx答复32868） MIG v3.1，Virtex-6 FPGA：在综合中启用KEEP_HIERARCHY选项会导致错误：PhysDesignRules：368在BitGen期间
（Xilinx答复32872） MIG v3.1，Virtex-6 FPGA – ＃**错误：（vsim-8604）NaN由除法运算产生
（Xilinx答复32873） MIG v3.1，Virtex-6 FPGA DDR2 / DDR3 – 仿真中可能出现虚假存储器模型违规
（Xilinx答复32874） MIG v3.1，Virtex-6 FPGA DDR3 – MIG列出了对MT9JSF12872XX-1G1的支持，它可能代表两种不同的Micron器件
（Xilinx答复32930） MIG v3.1，Virtex-6 FPGA DDR3 – 仿真测试平台（sim_tb_top.v）所需的更改，以跳过校准并避免内存溢出错误
（Xilinx答复32869） MIG v3.1，Spartan-6 FPGA MCB – 使用Recustomize（在原始设置下）重新加载MIG MCB项目时，会出现显示问题
（Xilinx答复32924） MIG v3.1，Spartan-6 FPGA MCB – 当选择控制器C1，C2和C4时，C4只能选择为DDR2 SDRAM。
（Xilinx答复33356）在IDS 11.4（MIG 3.3）之前不支持Spartan-6 FPGA MCB-X4存储器组件
（Xilinx答复33357） Spartan-6 FPGA MCB – 当配置所有6个端口时，在读取模式下不支持端口3
（Xilinx答复33358） Spartan-6 FPGA MCB：错误：放置：禁用数据掩码时PAR期间发生864错误
（Xilinx答复32870） MIG v3.1，Virtex-6 FPGA QDRII + SRAM – MIG没有正确限制数据读取组库选择，这可能导致MAP期间出现“错误：放置：906”
（Xilinx答复32925） MIG v3.1，Virtex-6 FPGA QDRII + – 校准逻辑中存在需要更新的phy_read_stage1_cal.v模块的问题
（Xilinx答复33289） MIG v3.1，Virtex-6 FPGA QDRII + – 三星仿真模型所需的更改，以确保正确操作和完成校准
（Xilinx答复32871） MIG v3.1，Virtex-5 FPGA DDR2 SDRAM – 低频时发生TWR违规
（Xilinx答复32610） MIG 3.1，Virtex-5 FPGA DDR2：仿真和硬件中的低频可能发生TWTR违规（Xilinx答复32919） MIG v3.1，Virtex-5 FPGA – 使用Synplify Pro C-2009.03的Verilog设计将失败在MAP中“错误：MapLib：1114”
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