MIG v3.0，Virtex-5 QDRII – 使用Synplify Pro 9.6.2作为综合工具时，设计无法完成硬件校准

问题描述

使用Synplify Pro 9.6.2综合MIG 3.0 Virtex-5 QDRII设计时存在一个已知问题。此版本的Synplify Pro无法生成clk0的下降沿。需要该时钟来为输出地址和命令信号提供时钟。相反，clk0的上升沿用于输出输出，这导致这些信号在QDRII存储器中的设置时间失败。结果，设计陷入校准。

解决/修复方法

要解决此Synplify Pro问题，请在infrastructure.v模块中添加一个名为“clk_temp”的临时信号，其中包含syn_keep属性。需要注释clk180的现有分配和clk_temp信号的值，然后分配给clk180（infrastructure.v的输出）模块。