MIG v2.3，Virtex-5 DDR2 – CLK和CLK90有关吗？

问题描述

如果在禁用“使用DCM”选项的情况下生成Virtex-5 DDR2 SDRAM设计（无DCM设计），则在UCF中如下限制CLK和CLK90如下：

 NET“clk_0”TNM_NET =“SYS_clk_0”; 

根据这些约束，看起来时钟是不相关的，因为CLK和CLK90具有绝对周期约束。

如果您在启用“使用DCM”选项的情况下生成DDR2 SDRAM设计（使用DCM设计），则认为CLK和CLK90相关，因为DCM的输入时钟受到约束。

解决/修复方法

CLK和CLK90需要是相关的时钟;因此，应该修改约束。这可以通过使用相对约束和PHASE约束来完成：

 NET“clk_0”TNM_NET =“SYS_clk_0”;
TIMESPEC“TS_SYS_clk_0”= PERIOD“SYS_clk_0”5 ns HIGH 50％;
NET“clk_90”TNM_NET =“SYS_clk_90”; “TS_SYS_clk_0”PHASE 1.25 ns HIGH 50％; 

注意：此修改在实施期间不会导致任何错误。

有关MIG时钟结构的详细信息已添加到MIG 2.3用户指南中。 PHASE约束将添加到MIG 3.0版本中。