当数据读取存储区位于x18 36位设计的两个不同列时,MIG v2.2,QDRII Virtex-5  –  DCI_CONFIG设置在UCF中不正确-Altera-Intel社区-FPGA CPLD-ChipDebug

当数据读取存储区位于x18 36位设计的两个不同列时,MIG v2.2,QDRII Virtex-5 – DCI_CONFIG设置在UCF中不正确

问题描述

为Virtex-5生成x18 36位QDRII设计时,如果在两个不同的列中选择了两个数据读取存储区,则生成的UCF文件包含错误的DCI级联设置。

错误:Bitgen:282 – Bank 18不能被指定为DCI从站,因为它已经有不同的DCI设置。

内存接口解析/修复方法的用户指南 (UG086)包含有关此问题的相应步骤。

解决/修复方法

为了适应带有x18器件的QDRII Virtex-5 36位数据宽度设计,需要两个存储区 – 每个存储区为18位。

错误:Bitgen:282 – Bank 18不能被指定为DCI从站,因为它已经有不同的DCI设置。

  • 当在任何列中仅选择一个读数据库时,不需要“DCI级联”。
  • 您可以选择与“读取”数据库不同的Bank,但与“主Bank”位于同一列。
请登录后发表评论

    没有回复内容