MIG v2.1 – Virtex-5 DDR2 SDRAM 144位ECC设计在综合期间失败

问题描述

用于Virtex-5 FPGA的MIG v2.1 DDR2 SDRAM设计在usr_rd.v / .vhd文件中出现144位ECC设计错误。此错误会在综合期间导致多源错误。

解决/修复方法

在usr_rd.v / .vhd文件中，未正确处理sb_ecc错误和db_ecc_error，这会导致XST中出现以下错误：

“错误：Xst：528 – 单元<usr_rd>中的多源信号<sb_ecc_error [1]>;此信号连接到多个驱动程序。驱动程序是：

输出端口FIFO36_72_EXP：实例<u_ddr2_top / u_mem_if_top / u_usr_top / u_usr_rd / .gen_rdf [0] .u_rdf1>的DBITERR

http://www.xilinx.com/support/clearexpress/websupport.htm