MIG v2.0 – MIG Virtex-4 DDR2直接时钟设计在较慢频率（170 MHz以下）下发生校准失败

问题描述

MIG v2.0提供的Virtex-4 FPGA DDR2直接时钟设计可能在特定转角情况下在较慢频率（170 MHz以下）下可靠校准时出现问题。此问题将在硬件中体验，并且可能发生在任何或所有DQS组上。

解决/修复方法

在校准期间，直接时钟算法在递增DQ IDELAY抽头的同时在DQS组内的DQ位上查找边沿。如果未找到边缘，算法会将IDELAY抽头减少到窗口的中心。这将适用于更快的频率，但在选择的极端情况下可能会导致较慢频率（170 MHz以下）的问题，因为在搜索DQ有效窗口的下一个边沿时，抽头会进入溢出状态。