MIG v1.7 – ISE 9.1i MIG v1.7的发行说明和已知问题

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6年前发布

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问题描述

本答复记录包含MIG v1.7的发行说明，包括以下内容：

软件支持
平台支持
器件支持
新功能
Bug修复
已知的问题
安装说明
入门

解决/修复方法

软件支持

所有MIG设计均已通过ISE 9.1.01i和Synplicity 8.6.03i进行测试。

平台支持

Microsoft Windows XP（32位）

器件支持

支持所有当前可用的Virtex-5，Virtex-4，Spartan-3，Spartan-3A和Spartan-3E FPGA。

新功能

一般新功能和变化

支持所有设计的“创建新内存部件”。
适用于Spartan-3A的DDR和DDR2 SDRAM设计。
Virtex-5支持DDR SDRAM。
Virtex-5 DDR2 SDRAM和QDR II SRAM支持VHDL。
MIG现在会弹出特定于生成设计的设计说明。
支持Pin Out与MIG 1.5和MIG 1.6的兼容性，适用于Spartan-3和Spartan-3E设计。
ECC复选框更改为组合框以支持流水线和非流水线模式。
支持Spartan-3A DDR2和Virtex-4 DDR2的差分和非差分选通。
如果用户为Spartan-3 / -3E / -3A的特定FPGA选择无效数据宽度或不支持的数据宽度，则弹出信息注释。
通过Project Navigator GUI生成用于运行MIG设计的脚本文件。仅当流供应商为“XST”时才支持此功能。
默认设置“DCI for Address and Control”更改为“unChecked”。
频率滑块在GUI中更改为可编辑框。
仅支持模块名称的字母数字字符和下划线（’_’）以及编辑信号名称中的新名称。
通过CORE Generator运行MIG时删除了控制台窗口。
WASSO表（设置高级选项）仅接受数字字符。
如果数据宽度大于32，则Spartan-3的最大频率-5将设置为133 MHz。
为设计的docs文件夹中的所有XAPP提供了Web链接。
在输出窗口中提供了数据表而不是日志表的链接。
在保留引脚窗口中读取.ucf时支持约束“CONFIG PROHIBIT”。
WASSO限制每个控制器在一个库中使用的引脚数。例如，在多控制器设计中，如果WASSO在库中设置为10，则工具为该库中的每个控制器分配10个引脚。
设计独立于存储器部件封装;因此，存储器组件名称的包部分被替换为XX或XXX，其中XX或XXX表示不关心条件。

Virtex-5新功能和变化

DDR2 SDRAM

具有多种高性能功能的新控制器。 “应用笔记”中详细介绍了所有功能。
增强的数据校准算法，提高可靠性。
支持Bank管理功能。
支持VHDL。
在向控制器发出命令时，不再要求用户始终设置地址A10（并在其存储空间中跳过此位），以防止在DDR2总线上发生自动预充电。控制器现在总是在DDR2总线上将此位强制为0，并且呈现给用户的存储空间现在是线性的。
用户界面总线已被修改。命令（读/写）现在显示在与地址不同的总线上。有关用户I / F总线的定义，请参阅MIG用户指南。
对引脚分配算法进行了一些增强。因此，MIG1.7和之前版本的引脚输出将不同。

一个。不使用DCI时提高效率。 MIG现在将为其他信号分配VRP和VRN引脚。

湾WASSO适用于所有存储器接口信号。

C。诸如“错误”输出之类的信号不是WASSO计数的一部分。

DDR SDRAM

这是MIG的新设计。支持Verilog和VHDL。
支持Bank管理功能。
在向控制器发出命令时，不再要求用户始终设置地址A10（并在其存储空间中跳过此位），以防止在DDR总线上发生自动预充电。

控制器现在总是在DDR总线上将此位强制为0，并且呈现给用户的存储空间现在是线性的。

QDRII SRAM

添加了对VHDL的支持。
增加了对72位设计的支持。
增加了第一级校准。这包括向存储器写入1和0的虚拟写入。该模式有助于校准CQ / Q延迟。
将模式生成移动到phy_write模块。这是在MIG 1.6的test_data_gen中
现在正在向后端生成user_qr_valid信号。该信号有助于向读数据FIFO产生User_qen_n信号。 MIG 1.6代码使用来自所有读取数据FIFO的user_qr_empty。此更改是出于时间原因。
对引脚分配算法进行了一些增强。因此，MIG v1.7和之前版本的引脚输出将不同。

一个。不使用DCI时提高效率。 MIG现在将为其他信号分配VRP和VRN引脚。

湾WASSO仅适用于输出信号。

Virtex-4新功能和变化

DDR2 SDRAM直接时钟

校准逻辑现在以每位数据为中心并对其进行校正。这种改变改善了设计的频率性能。
在深度设计中为每个负载生成独立时钟引脚。这种改变减少了时钟引脚的负载。
用户有一个新选项可以选择复位极性。此选项位于参数文件中。可以更改参数reset_active_low以进行高电平有效复位。默认情况下，此值设置为1。
ECC复选框已更改为组合框，以支持Pipelined和Un-pipelined ECC选项。
DQS＃使能，突发类型和50欧姆的ODT可从GUI到模式寄存器中选择。
删除了UCF中的所有TIG。复位信号现在在每个模块中注册。
IDELAY模块现在使用CLK0而不是CLK50。 CLK0用于刷新计数器。以前，分频时钟用于刷新逻辑。
SYS_RESET_IN更改为SYS_RESET_IN_N，以遵循低电平有效信号的标准约定。
删除了XC_PROPS。为仿真定义的“defparams”现在适用于XST和Synplicity。
替换`用Verilog的localparams定义。
现在，在比较两个正边沿数据和两个负边沿数据之后，生成模式校准逻辑中的读使能。这将删除任何虚假的读取启用。
现在有几台状态机使用“One-Hot Encoding”。
已修改复位生成逻辑，使其与DCM锁定和DCM输出时钟同步。
信号INIT_DONE被带到顶层模块。
从VHDL模块中删除了UniSim原始组件声明。
我们现在支持所有8位数据宽度的倍数，即使对于x16内存器件也是如此。
我们支持速度等级为-3和-667的存储器件。
对引脚分配算法进行了一些增强。因此，MIG v1.7和之前版本的引脚输出将不同。

一个。不使用DCI时提高效率。 MIG现在将为其他信号分配VRP和VRN引脚。

湾WASSO适用于所有存储器接口信号。

C。诸如“错误”输出之类的信号不是WASSO计数的一部分。

DDR2 SDRAM SERDES时钟

实施了新的校准。这种新算法降低了DCM利用率并改善了时序分析。应用笔记中描述了更多细节。
用户有一个新选项可以选择复位极性。此选项位于参数文件中。可以更改参数reset_active_low以进行高电平有效复位。默认情况下，此值设置为1。
支持ODT。
DQS＃Enable可从GUI到模式寄存器中选择。
删除了UCF中的所有TIG。复位信号现在在每个模块中注册。
IDELAY模块现在使用CLK0而不是CLK50。 CLK0用于刷新计数器。以前，分频时钟用于刷新逻辑。
SYS_RESET_IN更改为SYS_RESET_IN_N，以遵循低电平有效信号的标准约定。
删除了XC_PROPS。为仿真定义的“defparams”现在适用于XST和Synplicity。
替换`用Verilog的localparams定义。
已修改复位生成逻辑，使其与DCM锁定和DCM输出时钟同步。
从VHDL模块中删除了UniSim原始组件声明。
我们现在支持所有8位数据宽度的倍数，即使对于x16内存器件也是如此。
信号INIT_COMPLETE被带到顶层模块。
现在支持速度等级为-5E和-40E的存储器件。
对引脚分配算法进行了一些增强。因此，MIG v1.7和之前版本的引脚输出将不同。

一个。不使用DCI时提高效率。 MIG现在将为其他信号分配VRP和VRN引脚。

湾WASSO适用于所有存储器接口信号。

C。诸如“错误”输出之类的信号不是WASSO计数的一部分。

DDR SDRAM

用户有一个新选项可以选择复位极性。此选项位于参数文件中。可以更改参数reset_active_low以进行高电平有效复位。默认情况下，此值设置为1。
删除了UCF中的所有TIG。复位信号现在在每个模块中注册。
IDELAY模块现在使用CLK0而不是CLK50。 CLK0用于刷新计数器。以前，分频时钟用于刷新逻辑。
SYS_RESET_IN更改为SYS_RESET_IN_N，以遵循低电平有效信号的标准约定。
删除了XC_PROPS。为仿真定义的“defparams”现在适用于XST和Synplicity。
替换`用Verilog的localparams定义。
现在，在比较两个正边沿数据和两个负边沿数据之后，生成模式校准逻辑中的读使能。这将删除任何虚假的读取启用。
修改了复位生成逻辑，使其与DCM锁定和DCM输出时钟同步。
从VHDL模块中删除了UniSim原始组件声明。
我们现在支持所有8位数据宽度的倍数，即使对于x16内存器件也是如此。
信号“init_done”现在是顶层模块中的一个端口。
对引脚分配算法进行了一些增强。因此，MIG v1.7和之前版本的引脚输出将不同。

一个。不使用DCI时提高效率。 MIG现在将为其他信号分配VRP和VRN引脚。

湾WASSO适用于所有存储器接口信号。

C。诸如“错误”输出之类的信号不是WASSO计数的一部分。

RLDRAM II

用户有一个新选项可以选择复位极性。此选项位于参数文件中。可以更改参数reset_active_low以进行高电平有效复位。默认情况下，此值设置为1。
删除了UCF中的所有TIG。复位信号现在在每个模块中注册。
该设计现在使用CLK0，而不是CLK50和div16clk。
CLK200在mem_interface_top模块（Design top）中更改为差分时钟。
信号sysReset更改为sysReset_n，以遵循低电平有效信号的标准约定。
从参数文件中删除了未使用的参数。
删除了XC_PROPS。为仿真定义的“defparams”现在适用于XST和Synplicity。
替换`用Verilog的localparams定义。
修改了复位生成逻辑，使其与DCM锁定和DCM输出时钟同步。
从VHDL模块中删除了UNISIM原始组件声明。
信号“INIT_DONE”现在是顶层模块中的一个端口。
测试平台：backend_rom中的bank地址序列已被修改，因此生成序列从bank 0,1，…..，6,7开始。测试平台中的命令生成也流水线为BL = 2,4,8。
在时序电子表格中将“tac”替换为“Q to data output”而不是“Q to any data output”。
通过在参数文件中添加新参数“INITCNT”，根据频率对在rld_rst模块中硬编码的INITCNT进行参数化。
对引脚分配算法进行了一些增强。因此，MIG v1.7和之前版本的引脚输出将不同。

一个。不使用DCI时提高效率。 MIG现在将为其他信号分配VRP和VRN引脚。

湾WASSO计数仅适用于SIO存储器类型的输出信号。

C。 QVLD是一种输入信号，包含在CIO存储器类型的WASSO计数中。这是当前工具的限制。

QDRII SRAM

用户有一个新选项可以选择复位极性。此选项位于参数文件中。可以更改参数reset_active_low以进行高电平有效复位。默认情况下，此值设置为1。
信号USER_QEN_n的时序已经改变，它是一个周期晚。该信号的寄存器已从控制器移至用户逻辑。
支持使用DCM生成设计。
部件CY7C1526AV18-250BZC已从存储器部件列表中删除，并添加了CY7C1526V18-250BZC。
删除了UCF中的所有TIG。复位信号现在在每个模块中注册。
IDELAY模块现在使用CLK0而不是CLK50。 CLK0用于刷新计数器。以前，分频时钟用于刷新逻辑。
删除了XC_PROPS。为仿真定义的“defparams”现在适用于XST和Synplicity。
替换`用Verilog的localparams定义。
修改了复位生成逻辑，使其与DCM锁定和DCM输出时钟同步。
从VHDL模块中删除了UNISIM原始组件声明。
信号“DLY_CAL_DONE”现在是顶层模块中的一个端口。
为系统信号生成的IO标准是LVCMOS18。用户可以根据需要进行更改。
增加了对DDR Byte写入的支持。
对引脚分配算法进行了一些增强。因此，MIG v1.7和之前版本的引脚输出将不同。

一个。不使用DCI时提高效率。 MIG现在将为其他信号分配VRP和VRN引脚。

湾WASSO仅适用于输出信号。

C。作为输出的K / K＃时钟不包括在WASSO计数中。这是当前工具的限制。

DDRII SRAM

用户有一个新选项可以选择复位极性。此选项位于参数文件中。可以更改参数reset_active_low以进行高电平有效复位。默认情况下，此值设置为1。
信号USER_QEN_n的时序已经改变 – 这是一个周期晚。该信号的寄存器已从控制器移至用户逻辑。
支持使用DCM生成设计。
部件CY7C1526V18-250BZC已从“存储器部件”列表中删除。
删除了UCF中的所有TIG。复位信号现在在每个模块中注册。
IDELAY模块现在使用CLK0而不是CLK50。 CLK0用于刷新计数器。以前，分频时钟用于刷新逻辑。
删除了XC_PROPS。为仿真定义的“defparams”现在适用于XST和Synplicity。
替换`用Verilog的localparams定义。
修改了复位生成逻辑，使其与DCM锁定和DCM输出时钟同步。
从VHDL模块中删除了UNISIM原始组件声明。
信号“DLY_CAL_DONE”现在是顶层模块中的一个端口。
为系统信号生成的IO标准是LVCMOS18。用户可以根据需要进行更改。
增加了对DDR Byte写入的支持。
对引脚分配算法进行了一些增强。因此，MIG v1.7和之前版本的引脚输出将不同。

一个。不使用DCI时提高效率。 MIG现在将为其他信号分配VRP和VRN引脚。

湾WASSO适用于所有存储器接口信号。

C。 WASSO计数中包含诸如“错误”输出之类的信号。

Spartan-3，Spartan-3E，Spartan-3A新功能和变化

用户有一个新选项可以选择复位极性。此选项位于参数文件中。可以更改参数reset_active_low以进行高电平有效复位。默认情况下，此值设置为1。
删除了UCF中的所有TIG。复位信号现在在每个模块中注册。
删除了XC_PROPS。为仿真定义的“defparams”现在适用于XST和Synplicity。
替换`用Verilog的localparams定义。
从VHDL模块中删除了UNISIM原始组件声明。
我们现在支持所有8位数据宽度的倍数，即使对于x16和x4内存器件也是如此。
信号“cntrl0_data_valid_out”现在是顶层模块中的一个端口。
DQS＃使能，突发类型和ODT可以通过模式寄存器从MIG GUI中选择。
VHDL和Verilog中提供的Spartan-3E入门工具包的电路板文件。
对控制器实施了若干更改以改善时序。
更改了Spartan-3 / 3E引脚分配规则以提高效率。先前的规则是对应于特定DQS的DQ可以在DQS之上的5个瓦片和5个瓦片之下。现在，DQ可以是上面的5个瓦片，也可以是DQS下面的6个瓦片。
支持Spartan-3A。

Bug修复

当选择“DCI for data / DCI for Address”时，修正了Virtex-4 / -5器件的引脚分配。
取消了对没有PMCD的FPGA的Serdes Clocking类型的支持。
修改了所有设计的默认库选择。
删除了编辑信号名称中的PAD编号列。
部分xc4vfx140-ff1760已从V4-FPGA列表中删除，因为ISE不支持此部分。
仅显示Spartan器件支持的数据宽度。
删除了所有Virtex-5，Virtex-4和Spartan-3 / -3E / -3A设计的“查看存储器详细信息”中出现的不需要的参数。
对Verify My UCF进行了一些小的改进。验证DQS是否分配给CC对的“P”引脚并更正了一些消息。
（Xilinx答复24448）关于有关Virtex-4 DDR2 SDRAM控制器的某些配置的初始启动校准问题的信息。
– 由于IP Update 1 FIFO Generator v3.1中的错误，RLDRAMII的VHDL仿真导致以下故障：

失败：目前不支持使用Virtex-4和Virtex-5内置FIFO配置的行为模型。请使用结构仿真模型。您可以通过选择项目 – >项目选项 – >生成选项卡 - >结构仿真从CORE Generator启用此功能。有关更多信息，请参见FIFO Generator用户指南。 “严重失败”

（Xilinx答复23831）包含有关获取8.2i IP更新2的更多信息。

已知的问题

有关一般CORE Generator支持项目，请参阅（Xilinx答复24979）。
有关使用DDR2 SDRAM直接时钟设计时使用ML461板文件输出的ChipScope（.cpj）和Readme.txt文件中指定的跳线位置“P10”设置错误的信息，请参阅（Xilinx答复24965）。
有关将用户接口地址映射到Virtex-4 DDR / DDR2 SDRAM控制器的自动预充电位A10以及映射Virtex-5 DDR / DDR2 SDRAM用户接口地址的一般信息，请参阅（Xilinx答复24432）控制器。
请参阅（Xilinx答复24993），了解有关Virtex-5 DDR SDRAM设计的第4阶段校准未找到最佳校准点或未完成的更多信息。
Spartan-3 / -3E / -3A x4设计仅支持高达72位的数据宽度。当选择顶部/底部存储体时，更宽的接口实现不正确的本地时钟布线。仅针对x4内存组件和顶部/底部库存在此问题。这将在MIG 1.8中修复。
当选择顶部/底部存储体时，即使FPGA具有更多可用引脚来分配更大的数据宽度，MIG也会为Spartan-3 / -3E / -3A设计生成8位数据接口。 GUI允许用户选择不同的数据宽度，但生成的设计总是8位。这仅在选择顶部/底部库时发生。要解决此问题，用户应选择左侧或右侧库，选择所需的数据宽度，然后将库选择更改为顶部/底部。这将在MIG 1.8中修复。
在Spartan-3 / -3E / -3A设计中，用户可以从“设置高级选项”中选择“写入管道阶段”。 “写入管道阶段”的默认值为4.如果选择任何其他值（3,2,1,0），则test_bench模块应在写入数据和数据屏蔽信号上包含额外的管道阶段。这在设计中缺失。默认的Write Pipe Stage为4没有问题。这将在MIG 1.8中修复。
有关MIG GUI中“验证我的UCF”选项的信息，请参阅（Xilinx答复24964）。
您应该了解目标Spartan-3器件的步进级别以及它如何影响生成的存储器组件可实现的最大频率。 MIG工具不会调整使用中任何特定步进级别的频率。有关步进的更多信息，请参阅相关的器件数据手册或勘误表。这些文件位于：

http://www.xilinx.com/support/library.htm。

MIG仅支持Synplicity和XST。设置“供应商”（CoreGen项目选项>生成选项卡，流程设置，供应商）时，只应选择Foundation ISE或Synplicity。如果选择Synplicity或Foundation ISE之外的供应商，MIG将生成ISE（XST）文件。但是，当选择“Mentor HDL”时，这不起作用。请勿使用“Mentor HDL”。它不受支持。

MIG v1.7安装说明

MIG工具可通过Xilinx CORE发生器系统访问，从MIG开始

版本1.3。有两种方法可以安装MIG。

方法1下载中心

1.用户必须在下载中心验证他们是否拥有ISE 9.1i Service Pack 1和最新的IP更新：

http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp。

2.选择以下选项时，可从下载中心下载MIG zip文件：

选择下载类型ISE IP更新
选择ISE版本9.1i
选择操作系统Windows

3.下载zip文件并将其保存到临时目录。

4.将.zip文件存档解压缩到临时目录。

5.运行setup.exe可执行文件以安装MIG 1.7。选择ISE 9.1i安装的位置作为目标目录。如果使用安装默认值，Xilinx设计工具安装目录通常位于“C：\ Xilinx”。您可以通过在DOS命令行中输入以下内容来验证Xilinx安装的位置：

echo％XILINX％

方法2 WebUpdate

1.通过从Windows开始菜单中选择开始 – > Xilinx ISE 9.1i – >附件 – > CORE Generator，启动CORE Generator系统。

2.当CORE Generator GUI打开时，选择工具 – >软件更新。

3. CORE Generator系统显示一个对话框，其中包含一条警告，指示安装完成后它将退出。单击“确定”按钮。

4. CORE Generator系统连接到www.xilinx.com。位于防火墙后面的用户可能必须输入适当的代理设置。

5.将打开Xilinx WebUpdate对话框，并显示一个列出可用更新的面板。

6.选择ISE9.1i MIG1.7并单击Install Selected按钮。该程序可能表明需要其他安装。可以接受这些信息性消息。 CORE Generator系统下载并安装所请求的产品和退出。

注意：不得中断安装过程。在此过程中，必须接受各种弹出消息。如果其他窗口打开，弹出窗口可能会隐藏在它们后面。

入门

这些步骤启动了MIG工具：

1.通过选择Start – > Xilinx ISE9.1i – >附件 – > CORE Generator启动CORE Generator系统。

2.创建CORE Generator项目。

3.必须正确设置Xilinx器件，因为它不能在MIG工具内部更改。支持Virtex-4和Spartan-3 / Spartan-3E器件。通过CORE Generator系统中零件的“项目选项”菜单选择零件。 Generation选项卡用于通过“flow”下的“design entry”在Verilog或VHDL之间进行选择。必须适当选择“流程设置”和“供应商”。选择是Synplify的“Synplicity”，XST的“ISE”和Precision的“Mentor Graphics（HDL）”。只有Spartan系列支持Precision。

4.记住CORE Generator项目目录的位置。左侧的“按功能查看”选项卡显示组织到文件夹中的可用核心。

5.通过选择存储器和存储元件 – >存储器接口生成器 – > MiG启动MIG工具。

6.在“模块名称”文本框中输入要生成的模块的名称。输入GUI中的所有参数后，单击Generate以在与CORE Generator项目目录中的模块名称相同的目录中生成模块文件。

7.生成后，通过选择“关闭”按钮关闭GUI。左侧的“生成的IP”选项卡列出了生成的模块。生成的ise_flow.bat脚本或ISE GUI用于手动将生成的HDL文件添加到项目中。

附加信息

您可以在以下位置访问其他MIG和内存相关信息：

http://www.xilinx.com/products/design_resources/mem_corner/index.htm

注意：要访问此URL，您必须专门注册Memory Interface Generator产品。

如果您有任何意见，问题或疑问，请联系Xilinx技术支持：

http://www.xilinx.com/support/techsup/tappinfo.htm