MIG Virtex-6 DDR2 / DDR3 – JEDEC规范

问题描述

MIG设计助手的这一部分侧重于JEDEC规范，因为它适用于MIG Virtex-6 DDR3 / DDR2 FPGA设计。您将在下面找到与您的具体问题相关的信息。

注意：本答复记录是Xilinx MIG解决/修复方法中心（Xilinx答复34243）的一部分 。 Xilinx MIG解决/修复方法中心可用于解决与MIG相关的所有问题。无论您是使用MIG启动新设计还是对问题进行故障排除，都可以使用MIG解决/修复方法中心来指导您获取正确的信息。

解决/修复方法

MIG Virtex-6 DDR2 / DDR3控制器完成符合JEDEC标准的初始化序列。仿真测试平台跳过最初的200秒延迟以加快仿真时间。在硬件中，遵守此要求。控制器遵守JEDEC标准定义的所有时序参数。

以下链接提供了有关MIG控制器的更多详细信息以及有关JEDEC标准的各种要求：

• （Xilinx答复34355） – DDR3 ZQ校准
• （Xilinx答复35094） – DDR3写入均衡
• （Xilinx答复34359） – DDR3多功能寄存器
• （Xilinx答复34370） – DDR3复位
• （Xilinx答复34371） – 自动刷新计数器
• （Xilinx答复34396） – 自我刷新
• （Xilinx答复34397） – 附加延迟
• （Xilinx答复38685） – 掉电模式