ISE14.7里编写仿真激励文件在modelsim里没有信号-Xilinx-AMD社区-FPGA CPLD-ChipDebug

ISE14.7里编写仿真激励文件在modelsim里没有信号

module DDS_test;

// Inputs
reg clk;
reg rst_n;
reg [31:0] Fword;
reg [10:0] Pword;

// Outputs
wire [9:0] DA_DATA;

// Instantiate the Unit Under Test (UUT)
DDS uut (
    .clk(clk), 
    .rst_n(rst_n), 
    .Fword(Fword), 
    .Pword(Pword), 
    .DA_DATA(DA_DATA)
);

initial begin
    // Initialize Inputs
    clk = 0;
    rst_n = 0;
    Fword = 0;
    Pword = 0;

    // Wait 100 ns for global reset to finish
    #100; 
    // Add stimulus here
    rst_n    = 1;
    #1000000;
    $stop;
end
 always#10 clk = ~clk;  

endmodule
上面是ISE生成的激励文件,跑仿真时发现连时钟信号都没有变化
b132267670b350692253f777f2aaf1e.png
求大佬指点一下问题出在哪里

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