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等级-LV1-ChipDebug

5个月前更新94次阅读

提问vivado2021.2 编译modelsim仿真库时一直卡在Compiling verilog library ‘secureip’界面

vivado2021.2 编译modelsim仿真库时一直卡在Compiling verilog library 'secureip'界面，请问大家有没有遇到同样的问题？

vivado2021.2 编译modelsim仿真库时一直卡在Compiling verilog library 'secureip'界面-ChipDebug

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等级-LV2-ChipDebug

2年前更新2266次阅读

精【分享转发】Modelsim常见问题合集,常见Modelsim仿真相关问题收录

【工具教程】ModelSim Altera软件非免费版本的破解方法首先，在软件安装的时候，请选择安装非免费版本的软件，选择modelsim-alte...

【分享转发】Modelsim常见问题合集,常见Modelsim仿真相关问题收录-ChipDebug

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等级-LV1-ChipDebug

2年前更新518次阅读

已解决lattice FPGA crosslink怎样做仿真？

请教一下用了diamond软件里面自带的MIPI-DPHY这个IP，这个IP只生成了一个NGO和一个.v的声明文件，芯片是crosslink，该怎么做仿真呢？

Lattice-莱迪斯

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等级-LV2-ChipDebug

2年前更新159次阅读

已解决LATTICE ECP5 FPGA DDR3 MEM 如何仿真？

LATTICE ECP5 FPGA DDR3 MEM 如何使用MODELSIM仿真？

等级-LV1-ChipDebug

首先目录下的inst1_eval.do文件

注意下面的路径以及diamond的版本改为你自己的

然后启动modelsim键入以下命令进入仿真所在目录，注意替换成你对应的目录

然后键入以下命令运行仿真

可以看到仿真波形以及输出的调试信息

Lattice-莱迪斯

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我叫布拉格

等级-LV1-ChipDebug

2年前更新85次阅读

为什么同样的verilog代码前者可以输出数据，后者输出为0

为什么前者可以输出数据，后者输出为0源代码：module register(latch_en,fs_cnt_temp1,fx_cnt_temp1, fx_data_latch);input [31:...

为什么同样的verilog代码前者可以输出数据，后者输出为0-ChipDebug

为什么同样的verilog代码前者可以输出数据，后者输出为0-ChipDebug

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等级-LV1-ChipDebug

2年前发布89次阅读

求助：modelsim仿真输出波形乱码（附完整VHDL代码及仿真图）

我的程序为使用VHDL语言描述锯齿波，方波，三角波，方波，正弦波等各个模块，然后使用元件例化在顶层文件连接起来，通过选择器选...

求助：modelsim仿真输出波形乱码（附完整VHDL代码及仿真图）-ChipDebug

求助：modelsim仿真输出波形乱码（附完整VHDL代码及仿真图）-ChipDebug

求助：modelsim仿真输出波形乱码（附完整VHDL代码及仿真图）-ChipDebug

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求助：modelsim仿真输出波形乱码（附完整VHDL代码及仿真图）-ChipDebug

Lattice-莱迪斯

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蓝色熊猫侠

等级-LV1-ChipDebug

3年前发布69次阅读

请教大佬们，quartus中用DDS进行混频时，modelsim仿真波形不对是怎么回事啊？

我是按野火教学dds视频写的两个正弦波，然后再乘法器中相乘，别的啥也没有，为什么下面就是平的啊？应该是上下对称才对啊！程序...

请教大佬们，quartus中用DDS进行混频时，modelsim仿真波形不对是怎么回事啊？-ChipDebug

FPGA常见问题

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等级-LV1-ChipDebug

3年前发布52次阅读

用quartus13.0调用modelsim10.5出现问题

小白求问，代码编译成功且路径检查多次无问题，调用modelsim时出现如图所示错误，请问是什么原因造成的？应该如何解决？

用quartus13.0调用modelsim10.5出现问题-ChipDebug

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等级-LV1-ChipDebug

3年前发布53次阅读

ISE14.7里编写仿真激励文件在modelsim里没有信号

module DDS_test;
// Inputs
reg clk;
reg rst_n;

ISE14.7里编写仿真激励文件在modelsim里没有信号-ChipDebug

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等级-LV1-ChipDebug

4年前发布98次阅读

如何打开一个已存在的ModelSim工程

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等级-LV1-ChipDebug

4年前发布101次阅读

quarters 13.0调用modelsim出现error。

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等级-LV1-ChipDebug

4年前发布87次阅读

为什么我quartus中初始化后，自加后还是未定态呢，求大佬指教

为什么我quartus中初始化后，自加后还是未定态呢，输入是图中的error_mult,求大佬指教，问题是temp那个。module LOOP_lpf(clk,rs...

为什么我quartus中初始化后，自加后还是未定态呢，求大佬指教-ChipDebug

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等级-LV2-ChipDebug

6年前发布153次阅读

哪位大神有linux版本的modelsim,能发个网盘连接

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等级-LV2-ChipDebug

6年前发布83次阅读

请教一下，ise调用modelsim后的这个默认仿真时间100ps怎么修改

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等级-LV2-ChipDebug

6年前发布300次阅读

安装modelsim提示版本不兼容

各位，安装modelsim，提示版本不兼容，但是电脑和软件都是64位的啊，求解决

安装modelsim提示版本不兼容-ChipDebug

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等级-LV1-ChipDebug

6年前发布143次阅读

请问你的vivado2016.4使用的modelsim是哪个版本？

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等级-LV1-ChipDebug

6年前发布177次阅读

crosslink在modelsim独立仿真如何进行

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Lattice-莱迪斯

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等级-LV2-ChipDebug

6年前发布134次阅读

LATTICE diamond 使用modelsim 编译仿真库时出现一个错误,请大伙帮忙分析分析

diamond编译仿真库时出现一个错误，下面是截图，请帮忙分析，谢谢！

LATTICE diamond 使用modelsim 编译仿真库时出现一个错误,请大伙帮忙分析分析-ChipDebug

Lattice-莱迪斯

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等级-LV2-ChipDebug

6年前发布160次阅读

lattice参考设计《Parallel to MIPI DSI TX Bridge 》RD1184 modelsim仿真报错怎么办？

在用参考设计《Parallel to MIPI DSI TX Bridge 》进行modelsim仿真，编译时出现如下错误。在diamond顺利编译，有什么解决办法吗...

lattice参考设计《Parallel to MIPI DSI TX Bridge 》RD1184 modelsim仿真报错怎么办？-ChipDebug

Lattice-莱迪斯

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等级-LV2-ChipDebug

6年前发布82次阅读

我的modelsim已经设置了gb2312了，为何代码还是不能显示中文注释？

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等级-LV1-ChipDebug

6年前发布100次阅读

XILINX FPGA使用ise的rom核，modelsim独立仿真的结果数据不变，地址在变化，求教下哪块出了问题？

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等级-LV1-ChipDebug

6年前发布160次阅读

有人遇到过modelsim，运行一段时间，就自动闪没了的情况吗？

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FPGA常见问题

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等级-LV2-ChipDebug

6年前发布154次阅读

Vivado 生成的 DDR4控制器IP核如何在modelsim中仿真？对modelsim版本有没有要求？

大神，想请教下，用Vivado2017.1生成的DDR4控制器IP核，然后生成example design可以在Vivado里面带着模型仿真，如何在modelsim中仿真？对modelsim版本有没有要求？

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等级-LV2-ChipDebug

6年前发布139次阅读

modelsim在simulate的时候没有反应一直显示在load怎么办？

请问群友们有没有碰到modelsim在simulate的时候没有反应，最下面一直显示在load状态。。。

FPGA常见问题

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等级-LV2-ChipDebug

7年前发布150次阅读

请教大家LATTICE ICE系列FPGA的开发工具iCEcube2 如何调用ModelSim仿真？

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Lattice-莱迪斯

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