Quartus-VHDL-Cyclone IV,如何实现信号锁存？

老哥好，我后来回去仔细想了一下，其实我的问题应该是：在VHDL中如何按照指定操作顺序对不同的端口进行赋值？FPGA课程上得还凑合于是整了个FPGA的题目作为毕设，现在就是遇到了这个“顺序赋值”的问题，查了一些资料，一般都说在一个Process内其实操作都是并行的，因为“VHDL是对于硬件电路的描述而非执行”，但是如果我一定要实现按照时序进行赋值应该如何做呢？非常感谢！