论坛标签 QUARTUS-ChipDebug

标签

QUARTUS

帖子数

89

阅读量

4695

等级-LV3-ChipDebug

2年前更新311次阅读

基于FPGA的运动目标识别与追踪(包含源码)

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV2-ChipDebug

2年前更新88次阅读

Intel Altera 开发工具 Quartus_21.2专业版破解器

仅作学习之用，版权（是的，你没听错）归题图所有。

Intel Altera 开发工具 Quartus_21.2专业版破解器-ChipDebug

1

等级-LV3-ChipDebug

2年前更新93次阅读

Intel quartus prime pro 21.2安装arria10的FPGA器件库错误问题解决办法汇总

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

2年前更新96次阅读

quartus 布局布线可以跑种子吗，想lattice那样?

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

2年前更新53次阅读

cyclone10 GX FPGA XCVR 自环测试工程及说明文档

使用手册Cyclone_10_GX_XCVR_Toolkit_Reference_Design_User_Guide.pdf测试用的loopback fmc 子卡原理图及PCB。fmc_loopback 原...

cyclone10 GX FPGA XCVR 自环测试工程及说明文档-ChipDebug

cyclone10 GX FPGA XCVR 自环测试工程及说明文档-ChipDebug

cyclone10 GX FPGA XCVR 自环测试工程及说明文档-ChipDebug

+1

cyclone10 GX FPGA XCVR 自环测试工程及说明文档-ChipDebug

评分

等级-LV1-ChipDebug

2年前发布93次阅读

SoC FPGA，想从SDRAM中读出一帧图像数据，请问可以用什么方法实现？

用的是DE10 Standard的开发板，Quartus 18.1
想试着用frame buffer II这个IP实现，但是苦于一直找不到相关资源，只能在intel官网找官方文档看。所以想请教下还有没有别的实现方法，或者能否推荐下frame buffer II或者其他IP的资源，谢谢了

评分

等级-LV1-ChipDebug

2年前发布78次阅读

Quartus-VHDL-Cyclone IV,如何实现信号锁存？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

2年前发布213次阅读

请问quartus如何防止模块被优化掉

因为要用quartus做一个攻击电路，所以在代码中插入了一个环模块，但是在rtl viewer里能看到的模块在technology map viewer里看不到了，被优化掉了，quartus有没有类似于vivado的don’t touch关键词能够防止模块被优化呢？

评分

蓝色熊猫侠

等级-LV1-ChipDebug

3年前发布69次阅读

请教大佬们，quartus中用DDS进行混频时，modelsim仿真波形不对是怎么回事啊？

我是按野火教学dds视频写的两个正弦波，然后再乘法器中相乘，别的啥也没有，为什么下面就是平的啊？应该是上下对称才对啊！程序...

请教大佬们，quartus中用DDS进行混频时，modelsim仿真波形不对是怎么回事啊？-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前发布52次阅读

用quartus13.0调用modelsim10.5出现问题

小白求问，代码编译成功且路径检查多次无问题，调用modelsim时出现如图所示错误，请问是什么原因造成的？应该如何解决？

用quartus13.0调用modelsim10.5出现问题-ChipDebug

评分

等级-LV1-ChipDebug

4年前发布108次阅读

quartus FIR ip核仿真问题

该帖子内容已隐藏，请登录后查看

登录后继续查看

FPGA常见问题

评分

等级-LV1-ChipDebug

4年前发布349次阅读

Quartus18.1功能仿真报错，初学

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV3-ChipDebug

4年前发布179次阅读

quartus 19.1 下载直链

进接用迅雷或者IDM或者FDM来下载，很快的，可以满速，不需要百度盘
quartus 19.1 Lite下载地址：
http://download.altera.com/akdlm/software/acdsinst/19.1std/670/ib_installers/QuartusLiteSetup-19.1.0.670-windows.exe
quartus 19.1 cyclone IV 器件库的...

评分

等级-LV1-ChipDebug

4年前发布107次阅读

quartus ip核调用不成功

请问，在Quartus Ⅱ中调用IP核之后，打开生成的.v文件又会回到设置IP核参数的界面，无法看到其中的代码，但是用记事本打开就可以看到代码，为什么？

评分

等级-LV1-ChipDebug

4年前发布87次阅读

为什么我quartus中初始化后，自加后还是未定态呢，求大佬指教

为什么我quartus中初始化后，自加后还是未定态呢，输入是图中的error_mult,求大佬指教，问题是temp那个。module LOOP_lpf(clk,rs...

为什么我quartus中初始化后，自加后还是未定态呢，求大佬指教-ChipDebug

评分

等级-LV1-ChipDebug

5年前发布129次阅读

quartus实现移位，以下是代码实现32-24的移位，想请教一下always块中是怎么实现，作仿真出不了结果

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

5年前发布83次阅读

有人用过quartus 定点转浮点IP核吗

该帖子内容已隐藏，请评论后查看

登录后继续评论

FPGA常见问题

评分

等级-LV2-ChipDebug

6年前发布142次阅读

在FPGA上电后，为什么Active Serial（x1和x4）从Macronix闪存器件配置会发生故障？

使用英特尔®Quartus®Prime软件版本18.1进行Macronix闪存器件编程时，您将看到一个成功的编程序列，但在电源循环后，您可能会发现有效串行（x1和x4）配置失败，采用英特尔Arria® 10或IntelCyclone®10GX器件。

评分

等级-LV2-ChipDebug

6年前发布22次阅读

哪些是英特尔®Arria10支持的Macronix *闪存器件和英特尔®Quartus®Prime软件版本18.1中的英特尔®Cyclone10 GX？

英特尔®Arria®10和IntelCyclone®10GX中的主动串行（AS）配置控制模块固定为10个虚拟时钟周期和4字节寻址，因此英特尔Quartus®Prime软件中的这些FPGA仅支持某些Macronix闪存器件版本18.1。

评分

等级-LV2-ChipDebug

6年前发布20次阅读

在Quartus®Standard/ Lite 18.0 / 18.1中加载* .cof文件（在RPD文件创建期间）时，无法正确加载字节序的配置。

由于英特尔®Quartus®PrimeStandard和Lite软件版本18.0和18.1中的已知问题，RPD字节顺序设置未正确反映在.cof文件中。它总是默认为小端。

评分

等级-LV2-ChipDebug

6年前发布17次阅读

为什么我不能为Cyclone 10 Gx器件实例化PARALLEL_ADD Intel FPGA？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

6年前发布36次阅读

警告：.vcd（）：$ scope / $ upscope声明的不平衡或缺失

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

6年前发布8次阅读

为什么TimeQuest时序分析器会忽略周期大于2147483ns的时钟？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

6年前发布23次阅读

如何及时在Synopsys设计约束（.sdc）约束中找到节点？

如果您使用的是英特尔®Quartus®PrimePro Edition软件，您可以在fitter计划阶段后创建时序网表，如果您使用的是英特尔®Quartus®Prime标准版软件，则可以在分析和综合阶段后创建时序网表。在英特尔Quartus Prime标准版软件中，使用此命令生成时序网表： cr...

评分

等级-LV2-ChipDebug

6年前发布10次阅读

警告（13228）：altera_merlin_width_adapter.sv（647）中的Verilog HDL或VHDL警告：为net byteen_array [0] [3]推断的锁存器

在英特尔®Quartus®Prime标准版软件版本17.1 Update 2及更早版本中，编译包含Platform Designer系统（.qsys）的设计时，您可能会收到类似的警告消息。

评分

等级-LV2-ChipDebug

6年前发布131次阅读

为什么get_cells匹配实体以及实例名称？

由于英特尔®Quartus®Prime软件存在问题，get_cells命令会匹配实体名称和实例名称。 get_cells命令是一个tcl命令，它返回当前设计相对于当前实例的单元格集合。 get_cells命令应仅匹配实例名称而不匹配实体名称。

评分

等级-LV2-ChipDebug

6年前发布21次阅读

为什么TimeQuest Timing Analyzer将串行闪存控制器II Intel FPGA IP中的csr_control_data_reg [0]报告为无约束时钟？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

6年前发布18次阅读

内部错误：子系统：FDI_DATA，文件：/ quartus / ddb / fdi / fdi_timing_model.cpp，行：774

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

6年前发布19次阅读

为什么在仿真RAM时，RTL仿真与门级仿真中的RAM初始化值会有不同的结果：Max®II和Max®VCPLD的1-PORT IP？

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

6年前发布11次阅读

致命错误：000000007770F2A2访问冲突

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分