![图片[1]-xilinx平台DDR3设计教程之综合篇_中文版教程.pdf-FPGA CPLD资料源码分享社区-FPGA CPLD-ChipDebug](https://cdndoc.pcs.baidu.com/rest/2.0/docview/doc?datatype=pic&dp_logid=264045799838637456&expires=3h&fid=3359569543-250528-24819758789974&ipmd5=5fd317c88dd30d4dd3d04ebcf05d1889&method=data&nf=1&object=33eea961b6a701e581b83df1d4f35444&rt=sh&sign=FOTRE-DCb740ccc5511e5e8fedcff06b081203-hFebIHP29hyp%252Bh7XMb4WehnYIOk%253D×tamp=1663424885&uar=8a64fb4eb0e3873fcb8a948d2c2811d8&env=web&product=share&pagenum=2)
之前仿真教程里面讲过过traffic_gen，现在派用场了看这个工程里面的顶层文件，不是我写的其实这工程里面所有的文件都不是我写的只要你生成好了IP core，管脚分配好（你也可以让core gen自动分配，用默认值就行，还是参见仿真教程）你要做的事，就是这么区区几步：1，建立一个ISE工程，FPGA型号和封装选对就可以了2，加入example_design/rtl下面的example_top.v以及其他所有.v文件（什么，你写VHDL的？乖乖，不知道现在写VHDL的很难找工作？）3，加入user_design/rtl下面的rtl下面的所有.v文件4，加入example_design/par下面的example_top.ucf文件然后你就开始跑编译吧~
没有回复内容