高速实时采集处理系统是现代以微处理器为核心 址(8、16、32bit数据)。
的各种控制、实时监控、实时信号处理系统的核心组成 (3)L1，L2存储器结构，4KB一级程序缓存，4KB一
部分。由于在控制、实时监控等领域对所监控信号精确 级数据缓存，64KB二级缓存。
度的要求越来越高，所以这种系统必须可以提供高速的 (4)16个独立通道的EDMA，每个通道对应一个专
采样速率，以满足在一定的时间内可以采集更多个采样 用同步触发事件，使得EDMA可以被外设中断、EDMA
点的要求，使采样系统更加精确。同时，又由于一些应用 传输完成等事件触发。
对于实时性的要求，系统必须在满足高速采样的条件 (5)32bit外部存储器接口(EMIF)，与异步器件
下，还可以对信号进行快速、实时地处理。针对以上问题 (SRAM、EPROM)和同步器件(SDRAM、SBSRAM)无缝连
本文提出了一种既能满足高速采样要求，又能提供实时 接，一共有256M可寻址范围。
处理能力的数据采集处理系统的设计方案。 Altera公司的EP2C20F256是低功耗Cyclone II FPGA
该方案根据实际要求，采用了美国德州仪器公司推 家族成员之一[2】，具有18K个逻辑单元，240KB的嵌入式
出的TMS320C6713作为核心处理器。TMS320C6713是德 RAM，26个18×18的嵌入式乘法器，4个系统时钟管理
州仪器公司推出的一款浮点型高性能DsP，主频为 锁相环，最大可达315个I／O口。本系统用此款FPGA设
167MHz，处理能力达到1200MFOLPs。其主要特点如下…： 计了复杂的逻辑，充分利用了FPGA的优势，使尽可能
(1)采用了超长指令字(VUW)体系结构，有8个独 多的工作软件化，这样无论调试还是修改都极为方便。
立功能单元，32个32bit通用寄存器，一个时钟周期同 利用EP2C20F256在本系统中设计两个软FIFO作为DSP
时执行8条32bit指令，且所有指令都是条件指令。 接收数据的缓存，这样可以减少外部对DSP的中断次
(2)硬件支持IEEE的单精度和双精度指令，字节寻 数，提高DSP处理的效率。此外，还有与DSP接口的外
围电路，实现与DSP的无缝连接。
1高速实时数据采集系统的硬件设计
系统由两组A，D、D，A组成，一组为12bit，可配置：
另一组是双路10bit，可以通过软件设置选择哪一路A／D、
D，A来工作。为了保证系统的高速实时性，用
EP2C20F256(FPGA)设计了两个软FIFO，以减少对DSP
的中断次数。虽然总体会有延时，但避免了DSP中断带来
的开销。时钟的同步设计对于系统的正常工作起到了至
关重要的作用。DSP挂载了用两片4M×16bit的SDRAM组
成一个4M×32bit的SDRAM，以便与TMS320C6713的32
位数据总线相匹配，充分利用6000系列DSP的性能优
势。DSP还挂载了一个128KB的ROM，用于固化程序。因
为DSP的EMIF接口外接了多个存储器(利用FPGA设计
的FIFO及控制线)，所以必须设计总线隔离使各个存储
器工作都与其他存储器互不影响。此外，系统外围包含了
电源模块、下载接口、时钟同步与系统复位电路。系统的
硬件示意图如图l所示。
图l高速实时数据采集系统硬件示意图
1．1基于FPGA的两个4M、12bit FlFO的设计
FIFO在整个系统中被用作输人数据和输出数据的
缓存，最主要的目的就是减少A，D对DsP的中断次数，
将一个数据中断一次变为2 048个数据中断一次，这样
减少了中断的断点保护、现场保护等额外开销，给处理
数据争取了尽可能大的时间，但是整体的时延将会增
大，不过所引起的时延是在设计指标限定内。采用
quaItus II设计的FIF0结构图如图2[2】所示，属于异步
nFO，故与DSP的异步读写相匹配。
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