FPGA的RTL级USB2.0协议层设计与实现.pdf

基于 FPGA 的 RTL 级 USB2.0 协议层设计与实现
殷拔群 周献中
（南京大学控制与系统工程系，南京 210093）
摘要：文中重点阐述了用 VerilogHDL 语言对 USB2.0 协议层关键模块的 RTL 级设计和验证
工作，并在 XILINX ISE 软件平台上进行了 FPGA 综合。通过在 ModelSim6.1 上仿真和 ISE7.1
上综合结果表明本文设计的 USB 协议层模块是正确的。
关键词：FPGA，通用串行总线，VerilogHDL，协议层，RTL
Design and verification of USB protocol layer based on FPGA
YIN Baqun ZHOU Xianzhong
（Department of Control and Systems Engineering, Nanjing University, Nanjing, 210093）
Abstract As the main part of the paper, the design and verification of USB protocol layer key
modules are described in detail. Modules of USB2.0 protocol layer controller are designed in RTL
by using VerilogHDL, and synthesized on the ISE platform of XILINX. The validity of the
modules of USB protocol layer is approved by simulation and synthesis.
Keyword FPGA, Universal Serial Bus, VerilogHDL, Protocol Layer, RTL
1. 引 言
USB2.0 通用串行总线，为个人电脑与其外围设备之间的连接提供了一种标准，其主要
特征是高速、双向、同步、低成本、可动态连接,并且可以与当今乃至将来的计算机平台兼
容,是对计算机体系结构的一种工业标准扩展。由于 USB2.0 的价格低廉、使用简单、协议灵
活、接口标准化和易于端口扩展等种种优点，使得它已经成为目前最流行的外设接口标准。
嵌入式系统是今后电子产品发展的趋势，带有 USB 接口的嵌入式系统很有发展前景。在对
协议层模块进行设计和优化之后，进行嵌入式电子产品应用时只需要外接 MCU 等模块就可
以将具有 USB 接口功能的嵌入式系统应用到各个场合中。
2. USB 控制器组成
USB 控制器主要由两个部分组成[1]，其一为与外设的接口，另一个是内部协议层逻辑
PL（Protocol Layer）。内部存储器仲裁器实现对内部 DMA 和外部总线对存储器访问之间的
仲裁。PL 则实现 USB 的数据 I/O 和控制，是控制器的核心逻辑位，是设备接口里最复杂的
模块。协议层内部主要由以下 4 个模块组成：（1）PA（2）PD（3）PE（4）DMA 和存储
器接口，四个模块主要的连接关系如图 1 所示：

图 1 协议层内部的四个模块
限于篇幅，下面分别着重介绍对前三个模块的设计。