Synplify工具使用指南.pdf Synplify快速入门.pdf

目 录
16 6怎样用Tcl语言执行批处理任务 ………………………………. ………
5使用Symbolic FSM compiler ………………………………… ……… 15
14 4.2.4查看延迟信息 ………………………………….. ………
4.2.3链接式选中目标 ………………………………… ……… 14
14 4.2.2状态条显示 ……………………………………. ………
4.2.1POP_UP信息 …………………………………… ……… 14
14 4.2HDL Analyst 的应用 ………………………………….. ………
4.1HDL Analyst 简介 …………………………………… ……… 14
14 4使用HDL Analyst分析和调试设计 …………………………….. ………
3.3.2运行一个Tcl文件 ………………………………… ……… 13
3.3.1运行工程文件 ………………………………….. ……… 13
3.3批处理工作模式流程 …………………………………. ……… 13
12 4.Net Buffering报告 ……………………………… ………
3.资源使用报告 ………………………………… ……… 12
12 2.时间报告 Timing Report
……………………….. ………
1.Log 文件 ……………………………………. ……… 12
12 3.2.4生成的报告和信息 ………………………………. ………
9.Other ………………………………………. ……… 12
11 8.Attribute …………………………………….. ………
7.False Path ……………………………………. ……… 11
11 6.Multicycle Paths ……………………………….. ………
5.Registers ……………………………………. ……… 11
4.Input/Output
…………………………………. ……… 10
3.Clock to Clock ………………………………… ……… 10
2.Clock ………………………………………. ………. 9
1.Insert Wizard ………………………………… ………. 8
8
3.2.3 SCOPE窗口 …………………………………… ……….
2.用户界面的按钮 ………………………………. ………. 7
7
1.工具条 …………………………………….. ……….
3.2.2UNIX版用户界面简介 …………………………….. …………
7
3.2.1UNIX环境设置 ………………………………… ……….
3.2UNIX环境下窗口界面工作流程 ………………………….. ………. 7
7
3.1PC版基本工作流程 ………………………………….. ……….
3基本工作流程 ………………………………………….. ………. 6
6
2.6属性包 …………………………………………… ……….
2.5宏库 …………………………………………….. ………. 6
6
2.4约束文件 …………………………………………. ……….
2.3Tcl 脚本 ………………………………………….. ………. 6
6
2.2工程文件 …………………………………………. ……….
2.1综合 …………………………………………….. ………. 6
6
2基本概念 …………………………………………….. ……….
1前言 ………………………………………………… ………. 5

9.3.2扇出限制 ……………………………………… ……… 39
38 9.3.1时钟 ………………………………………… ………
9.3关于综合约束的建议 …………………………………. ……… 38
38 9.2怎样处理关键路径上不满足速度要求的延迟 …………………. ………
9.1一般性考虑 ……………………………………….. ……… 38
38 9实现对速度的优化 ………………………………………. ………
8.2.1综合指示 Directives ……………………………. ……… 35
30 8.2.1Xilinx ……………………………………….. ………
8.2.1Altera ……………………………………….. ……… 27
27 8.2厂家提供属性 ……………………………………… ………
8.1简介 …………………………………………….. ……… 26
26 8综合属性 Attributes 和指示 Directives)
……………………… ………
7.3.4特定厂家的时间约束文件 …………………………… ……… 26
26 7.3.2黑盒时间约束 …………………………………… ………
7.3.1通用时间约束 …………………………………… ……… 23
23 7.3HDL源代码中的约束 …………………………………. ………
7.2Verilog对象表示语法 …………………………………. ……… 22
22 7.1书写约束文件的一些规则 ……………………………… ………
7时间约束 …………………………………………….. ……… 22
22 6.4运行script文件 ……………………………………… ………
6.3.4自底向上的综合示例 ……………………………… ……… 21
19 6.3.3设置控制选项及约束示例 ………………………….. ………
6.3.2运行多个频率要求 并存为不同的log 文件 ……………… ……… 19
18 6.3.1运行一个script 文件针对多个目标器件进行综合 …………… ………
6.3Tcl 格式的script文件示例 ………………………………. ……… 18
18 6.2.4打开文件的命令 ………………………………… ………
6.2.3控制命令 ……………………………………… ……… 17
17 6.2.2添加文件的命令 ………………………………… ………
6.2.1工程命令 ……………………………………… ……… 16
16 6.2常用Tcl 命令说明 ……………………………………. ………
6.1创建Tcl script 文件 …………………………………… ……… 16