华为VHDL设计风格和实现.ppt

一、同步设计 二、速度 三、资源 四、其他

同步设计：上游数据到下游逻辑单元的传递是通过时钟来同步的。 – 只要能满足时延要求，就可以确保下游逻辑单元能正确采样到上游数据。 异步设计：上游数据发生变化的时机是不确定的，甚至会出现中间态。 – 下游逻辑对上游数据的采样是不确定的，会发生数据传递的错误。