华为 FPGA设计高级技巧 Xilinx篇.pdf

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目 录
41 4.3 减少关键路径的逻辑级数 ……………………………… ………
4.2IF语句和Case语句 速度与面积的关系 …………………….. ……… 40
39 4.1.2 使用圆括号处理多个加法器 ………………………… ………
4.1.1 串行进位与超前进位 …………………………….. ……… 38
38 4.1 合理选择加法电路 ………………………………….. ………
4 设计技巧 …………………………………………….. ……… 37
35 3.8.2 解剖Block SelectRAM内部结构 ……………………… ………
34
3.8.1 LUT如何配置成组合逻辑电路 揭开 门数增加 逻辑级数未
变 但资源占用减少 速度更快 之谜 ……………………. ………
3.8 补充说明 …………………………………………. ……… 33
32 3.7.3 DCM ……………………………………….. ………
3.7.2 CLK MUX ……………………………………. ……… 30
29 3.7.1 Global Clock …………………………………… ………
3.7 Clock Resource …………………………………….. ……… 29
29 3.6.3 DCI
………………………………………… ………
3.6.2 Select I/O …………………………………….. ……… 28
27 3.6.1 IOB结构 ……………………………………… ………
3.6 IOB …………………………………………….. ……… 27
25 3.5 乘法器资源 ……………………………………….. ………
3.4.2 Block RAM …………………………………… ……… 23
21 3.4.1 Distributed RAM ………………………………… ………
3.4 Memory ………………………………………….. ……… 21
21 3.3.8 FFX/FFY …………………………………….. ………
3.3.7 SOP ………………………………………… ……… 20
17 3.3.6 Carry Logic 和Arithmetic Logic Gates ………………….. ………
3.3.5 MUXFX ……………………………………… ……… 16
16 3.3.4 Shift Register LUT SRL ………………………… ………
3.3.3 LUT ………………………………………… ……… 15
14 3.3.2 Slice
……………………………………….. ………
3.3.1 CLB ………………………………………… ……… 13
12 3.3 结构概述 …………………………………………. ………
3.2 VirtexII功能概述 ……………………………………. ……… 12
11 3.1.3 Coding Style的对比 ……………………………… ………
3.1.2 ASIC结构 …………………………………….. ……… 11
11 3.1.1 FPGA结构 ……………………………………. ………
3.1 器件结构对Coding Style的影响 ………………………….. ……… 11
10 3 FPGA器件结构 VirtexII
………………………………… ………
2.3 综合性能对Coding Style 影响 …………………………… ……… 10
10 2.2 不同综合工具的性能 …………………………………. ………
2.1 理解综合两个过程 ………………………………….. ………. 9
8
2 综合工具与代码风格 …………………………………….. ……….
1 前言 ………………………………………………… ………. 8

62 6.3.3 专有资源的利用 ………………………………… ………
6.3.2 Distributed RAM代替通道计数器 …………………….. ……… 61
61 6.3.1 Distributed RAM代替BlockRAM ……………………… ………
61 6.3 如何降低芯片面积 ………………………………….. ………
6.2.9 迂回策略 降低非关键路径上的面积 为关键路径腾挪空间 … ……… 61
61 6.2.8 针对关键路径 进行位置约束 ………………………. ………
6.2.7 关键路径单独综合 不与其它模块放在一起综合 ………….. ……… 61
61 6.2.6 关键路径在同一个Module ………………………… ………
6.2.5 专有资源的利用 ………………………………… ……… 61
61 6.2.4 基本设计技巧 ………………………………….. ………
6.2.3 采用BUFGS …………………………………… ……… 61
61 6.2.2 对线延时比较大的net 设置Maxdelay和Maxskew …………. ………
6.2.1 引入放松约束 TIG False path 和Multi-Cycle-Path ………. ……… 60
60 6.2 如何提高芯片速度 ………………………………….. ………
6.1 可能成为关键路径的电路 ……………………………… ……… 60
60 6 综合运用 …………………………………………….. ………
5.4 TimingAnalyzer的作用 ……………………………….. ……… 60
59 5.3 FloorPlanner的作用 ………………………………….. ………
5.2 FPGA Editor的作用 ………………………………….. ……… 59
59 5.1.3 正确看待map之后的资源占用报告 ……………………. ………
5.1.2 布局布线策略 兼谈如何做第一次布局布线 …………….. ……… 58
58 5.1.1 设计前期 设计方案阶段 对关键电路的处理 ………….. ………
5.1 布局布线 …………………………………………. ……… 58
58 5 如何使用后端工具 ………………………………………. ………
4.16 LFSR加1计数器 …………………………………… ……… 57
57 4.15 SRL的使用 ………………………………………. ………
4.14 Block SelectRAM的使用 ……………………………… ……… 57
56 4.13 Distributed RAM的使用 ……………………………… ………
4.12 高效利用IOB ……………………………………… ……… 55
54 4.11 利用LUT四输入特点 指导电路设计 …………………….. ………
4.10.2 virtex系列 ……………………………………. ……… 54
53 4.10.1 virtex以前的系列 ………………………………. ………
4.10 多路选择器与三态电路 ………………………………. ……… 53
52 4.9 复制电路 减少扇出 fanout 提高设计速度 ………………. ………
4.8 利用电路的等价性 巧妙地 分配 延时 ………………….. ……… 52
49 4.7 组合逻辑和时序逻辑分离 ……………………………… ………
4.6 流水线 Pipelining ………………………………… ……… 47
46 4.5.4 综合工具与资源共享 …………………………….. ………
4.5.3 子表达式共享 ………………………………….. ……… 46
45 4.5.2 loop语句 ……………………………………… ………
4.5.1 if语句 ……………………………………….. ……… 44
44 4.5 资源共享 …………………………………………. ………
4.4 合并if语句 提高设计速度 …………………………….. ……… 43
42 4.3.2 调整if语句中条件的先后次序 ……………………….. ………
4.3.1 通过等效电路 赋予关键路径最高优先级 ………………. ……… 41

62 7 感谢 ………………………………………………… ………
6.3.4 基本设计技巧 ………………………………….. ……… 62
表目录
表5 VirtexII 的DCM分布表 ………………………………… ………. 33
表 27 4 VirtexII 乘法器速度表 厂家数据 ……………………….. ……….
表3 带奇偶校验位的Block RAM配置表 ………………………… ………. 25
表 24 2 VirtexII 的BlockRAM 分布表 …………………………… ……….
表1 VirtexII 的分布式RAM 配置表 …………………………… ………. 22
图目录
图 30 29 VirtexII 的时钟资源分布原理 ……………………………. ………
图28 VirtexII 的时钟 顶部 ……………………………….. ……… 30
图 29 27 VirtexII 的Clock Pads …………………………………. ………
图26 VirtexII 的IOB 实际结构 ……………………………….. ……… 28
图 28 25 VirtexII 的IOB中的DDR ……………………………….. ………
图24 VirtexII的IOB ………………………………………. ……… 27
图 26 23 乘法器块 …………………………………………. ………
图22 XC2V40的乘法器 ……………………………………. ……… 26
图 26 21 乘法器与Block RAM …………………………………. ………
图20 No Change 模式 …………………………………….. ……… 25
图 25 19 Read first 模式 ……………………………………… ………
图18 Write first 模式 ……………………………………… ……… 25
图 24 17 VirtexII 的Block RAM 分布规律 ………………………….. ………
图16 双端口16×1 RAM …………………………………… ……… 23
图 22 15 单端口32×1 RAM …………………………………… ………
图14 FFX/FFY结构示意图 …………………………………. ……… 21
图 21 13 VirtexII 的SOP 链 ……………………………………. ………
图12 VirtexII 的两个独立进位链 ……………………………… ……… 20
图 19 11 使用进位链级联实现高速宽函数运算 ………………………. ………
图10 使用进位链实现加法器 ………………………………… ……… 18
图 18 9 进位链结构示意图 ……………………………………. ………
图8 VirtexII的MUXFX连接图 ……………………………….. ……… 17
图 16 7 SRL的移位链 ……………………………………….. ………
图6 VirtexII 的Slice 结构图 上半部分 ……………………….. ……… 15
图 14 5 SLICE结构示意图 ……………………………………. ………
图4 VirtexII 的CLB结构示意图 ………………………………. ……… 14
图 13 3 VirtexII 结构示意图 …………………………………… ………
图2 使用内部三态线描述的Mux ……………………………… ………. 9
图 9
1 使用二进制描述的Mux ………………………………… ……….
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2001-9-19 版权所有 侵权必究 第5页 共63页
图65 15位基本型LFSR计数器在VIRTEX器件中的实现 ……………… ……… 58
图64 采用Distributed RAM实现多路加1计数器 ……………………. ……… 57
图 55 63 输入输出寄存器移入IOB中 …………………………….. ………
图62 VirtexE IOB结构示意图 ……………………………….. ……… 55
图 54 61 采用三态电路实现电路选择 …………………………….. ………
图60 多路选择 …………………………………………. ……… 54
图 53 59 扇出较小 …………………………………………. ………
图58 扇出较大 …………………………………………. ……… 53
图 52 57 组合逻辑 加法器 在前 ………………………………. ………
图56 组合逻辑 加法器 在后 ………………………………. ……… 52
图 49 55 Mealy状态机的基本结构 ……………………………….. ………
图54 采用流水线之后的电路结构 …………………………….. ……… 49
图 48 53 采用流水线之前电路结构 ………………………………. ………
图52 资源共享后一个加法器 ………………………………… ……… 46
图 45 51 资源共享前4个加法器 ………………………………… ………
图50 资源共享后 1个加法器 ……………………………….. ……… 45
图 44 49 资源共享前 2个加法器 ……………………………….. ………
图48 critical信号只经过一级逻辑 …………………………….. ……… 42
图 42 47 critical信号经过2级逻辑 ……………………………….. ………
图46 case语句完成电路选择 ………………………………… ……… 41
图 40 45 if-else完成多路选择 ………………………………….. ………
图44 并行加法电路 ………………………………………. ……… 39
图 39 43 串行加法电路 ………………………………………. ………
图42 超前进位 …………………………………………. ……… 39
图 38 41 串行进位 …………………………………………. ………
图40 No-read-on-write mode ………………………………… ……… 37
图 37 39 Write first mode ……………………………………… ………
图38 Read first mode ……………………………………… ……… 36
图 36 37 完整的单端口Block Select RAM ………………………….. ………
图36 门数增加 逻辑级数未变 但资源占用减少 速度更快 …………. ……… 35
图 33 35 VirtexII 的DCM …………………………………….. ………
图34 VirtexII 250 的DCM 位置 ………………………………. ……… 32
图 31 33 VirtexII 的BUFGCE ………………………………….. ………
图32 VirtexII 的BUFGCE ………………………………….. ……… 31
图 31 31 VirtexII的BUFG …………………………………….. ………
图30 VirtexII的BUFGMUX …………………………………. ……… 31