一个用 Verilog 编写的 32 位 RISC-V 内核和一个支持 RV32IM 的指令集模拟器

一个用 Verilog 编写的 32 位 RISC-V 内核和一个支持 RV32IM 的指令集模拟器。
该内核已针对协同仿真模型进行了测试，并在 FPGA 上进行了测试。

对于具有分支预测的更高性能的双发 CPU，请在此处查看我最新的 RISC-V 内核； http://github.com/ultraembedded/biriscv

概述

特征

• 32 位 RISC-V ISA CPU 内核。
• 支持 RISC-V 整数 (I)、乘除法 (M) 和 CSR 指令 (Z) 扩展 (RV32IMZicsr)。
• 支持用户、主管和机器模式权限级别。
• 基本 MMU 支持 – 能够使用原子 (RV-A) 软件仿真启动 Linux。
• 实现基本 ISA 规范v2.1和特权 ISA 规范v1.11。
• 使用Google 的 RISCV-DV随机指令序列对C++ ISA 模型进行联合仿真验证。
• 支持指令/数据缓存、AXI 总线接口或紧密耦合的存储器。
• 可配置数量的管道阶段和结果转发选项。
• 可合成的 Verilog 2001，Verilator 和 FPGA 友好。
• 核心标记： 2.94 CoreMark/MHz
• Dhrystone：1.25 DMIPS/MHz（“合法编译选项”/每次迭代 337 条指令）
• 想要更高的性能（4.1CM/MHz / 1.9DMIPS/MHz）——看我改进的核心。

配置

目录

示例核心实例（带有 TCM 内存）

顶部（top_tcm_axi/src_v/riscv_tcm_top.v）包含；

• 实例化上述内核之一，添加 RAM 和标准总线接口。
• 用于（I/D 代码和数据）的 64KB 双端口 RAM。
• AXI4 从端口，用于加载 RAM、DMA 访问等（包括支持突发访问）。
• AXI4-Lite 主端口，用于 CPU 访问外设。
• 将 CPU 内核单独复位到双端口 RAM / AXI 接口（以允许在 CPU 复位取消断言之前加载程序代码）。

内存映射

接口

试验台

提供了一个基本的基于 System-C / Verilator 的内核测试平台。

依赖关系；

• 海合会
• 制作
• 自由
• System-C（使用 SYSTEMC_HOME 指定路径）
• Verilator（使用 VERILATOR_SRC 指定路径）

搭建测试平台；

cd top_tcm_axi/tb
make

运行提供的测试可执行文件；

cd top_tcm_axi/tb
make run

示例核心实例（带缓存）

顶部（top_cache_axi/src_v/riscv_top.v）包含；

• 实例化上述内核之一，添加 RAM 和标准总线接口。
• 16KB 2路组关联指令缓存
• 16KB 2-way set associative data cache with write-back and allocate on write。
• 2 个 AXI4 主端口，用于 CPU 访问指令/数据/外围设备。

接口

执行示例