分享个wishbone接口的HDLC 协议 VHDL源码

前面分享了一个HDLC协议源码https://chipdebug.com/forum-post/40912.html，这里再分享个wishbone接口的HDLC 协议 verilog 源码，包含文档，比较规范的一个设计。

HDLC控制器特性

1. 8位并行后端接口
2. 使用外部 RX 和 TX 时钟
3. 帧模式生成的开始和结束
4.帧模式检查的开始和结束
5. 空闲模式生成和检测（全1）
5. a) 仅在由中止信号发出信号的帧结束后才假定空闲模式
6.零插入
7. 中止模式生成和检查
8. 软件地址插入和检测
9. CRC 生成和检查（可选，外部，因为可以使用 CRC-16 或 CRC-32）
10. FIFO 缓冲区和同步（外部）
11. 字节对齐数据（如果数据未对齐到 8 位，则插入额外的随机位）

系统框图