常用串行总线(一)——UART协议(Verilog实现)

● UART基础知识

● UART传输协议

● UART代码实现

● UART的优缺点

早期的电报机器使用长度可变的脉冲信号（摩斯电码）进行数据传输，后来出现的电传打印机（teleprinters ）使用5、6、7或8个数据位来表示各种字符编码。随着电传打印机的普及，最终发展成为计算机外围设备。

由于历史的发展原因，早期在Unix终端是一个名字为ASR33的电传打字机，而电传打字机的英文单词为Teletype（或Teletypewritter），缩写为TTY。因此，终端设备也被称为tty设备。这就是TTY这个名称的来源。

DEC（Digital Equipment Corporation）公司的Gordon Bell 为该公司的PDP系列计算机设计了第一个UART，不过体积庞大，UART的线路占据了整个电路板；后来DEC将串行线路单元的设计浓缩为早期的UART单芯片，以方便自己使用。西部数据（Western Digital）公司在1971年左右将其开发为第一个广泛可用的UART单芯片 WD1402A。这是中型集成电路的早期产品。

DEC是美国一家计算机公司；Western Digital是美国计算机硬盘驱动器制造商和数据存储公司。

2000年开始，大多数IBM或者相关的计算机都删除了其外部RS232的COM端口，将其替换为带宽性能更加出色的USB端口；对于仍然需要RS-232串行COM端口的用户，现在通常使用外部USB转UART转换器，常见的有CH340，Silicon Labs 210x的驱动程序，现在很多处理器和芯片都内置了UART。

在串口通信中，数据在1位宽的单条线路上进行传输，一个字节的数据要分为8次，由低位到高位按顺序一位一位的进行传送，这个过程称为数据的”串行化(serialized)”过程。由于串口通信是一种异步通信协议，并没有时钟信号随着数据一起传输，而且空闲状态(没有数据传输的状态)的时候，串行传输线为高电平1，所以发送方发送一个字节数据之前会先发送一个低电平0，接收方收到这个低电平0以后就知道有数据要来了，准备开始接收数据从而实现一次通信。串口通信的时序如下图所示：

串口通信的规范如下：

　1. 空闲状态(没有数据传输的状态)下，串行传输线上为高电平1；

　2. 发送方发送低电平0表示数据传输开始，这个低电平表示传输的起始位；

　3. 8-bit的数据位(1 Byte)是从最低位开始发送，最高位最后发送；

　4. 数据位的最高位发送完毕以后的下一位是奇偶校验位，这一位可以省略不要，同时，当不发送奇偶校验位的时候接收方也相应的不接收校验位；

　5. 最后一位是停止位，用高电平1表示停止位。

下面以发送字节0x55为例来说明整个的发送过程：

先把0x55转化成二进制为：01010101。显然0x55的最低位bit 0是1，次低位bit 1是0，……..，最高位bit 7是0，由于串口是从最低位开始发送一个字节，所以0x55各个位的发送顺序是1-0-1-0-1-0-1-0,波形如下图所示:

UART数据传输时在不传输数据时保持在高电平，当开始传输数据时，先发出1bit位宽的低电平，表示数据开始传输，即为起始位。

数据位包含正在传输的实际数据，位宽可以为4bit到10bit，大多数情况下，数据首先从低有效位发送。

串口通信中的一种交错方式，通常有偶校验、奇校验、高校验和低校验四种检错方式，没有校验位也是可以的。

偶校验：数据位加上校验位后，“1”的位数应为偶数；

奇校验：数据位加上校验位后，“1”的位数应为奇数；

在数据发送结束后发送一位高电平用于停止标识。

由于数据是在传输线上定时的，并且每一个设备有其自己的时钟，很可能在通信中两台设备间出现了小小的不同步。因此停止位不仅仅是表示传输的结束，并且提供计算机校正时钟同步的机会。适用于停止位的位数越多，不同时钟同步的容错性越好，但是数据传输率同时也越慢。

串口数据的传输速度用波特率（bit/s）进行衡量，常见的波特率有：9600、19200、38400、57600、115200。假设UART配置为1bit起始位，8bit数据位，没有校验位，1bit停止位，那么9600bit/s的波特率可得出每一位数据的时间宽度为：T=1/9600*10=1.04ms,即每个字节（10bit数据）传输需要1.04ms。同理可得各个波特率下数据位传输时间宽度。

module uart_tx (

clk_40k,      //clock signal, 40kHz

rst_n,         //reset signal, active low

din,        //the input data which will be sent by the UART module, 8 bit width

send_start,//the start enable signal, active high, the width is one clock period

bit_out        //the serial output data

);

2. 设计一个UART接收模块，模块的定义如下：

module uart_tx (

clk_40k,      //clock signal, 40kHz

rst_n,         //reset signal, active low

din,        //the input data which will be sent by the UART module, 8 bit width

send_start,//the start enable signal, active high, the width is one clock period

bit_out        //the serial output data

);

3. 设计一个testbench，对发送模块和接收模块进行测试，测试过程如下，testbench产生一个随机数，然后启动uart_tx模块发送至uart_rx模块，当uart_rx模块接收到有效数据后，自动判断接收的数据是否正确。

1. 发送模块 (uart_tx)：

module uart_tx (

clk_40k,//clock signal, 40kHz

rst_n, //reset signal, active low

din,//the input data which will be sent by the UART module, 8 bit width

send_start,//the start enable signal, active high, the width is one clock period

bit_out//the serial output data

);

input [7:0] din;

input clk_40k;

input rst_n;

input send_start;

output bit_out;

reg flag;

reg tx_flag;

reg [6:0] cnt;

reg [5:0] tx_cnt;

reg [9:0] din_temp;

//flag: 发送过程flag始终拉高

always @ (posedge clk_40k)

begin

if(~rst_n)

    flag <= 1'b0;

else if(send_start == 1'b1)

    flag <= 1'b1;

else if(tx_flag == 1'b1)

    flag <= 1'b0;

end

//tx_flag: 发送结束tx_flag拉高

always @ (posedge clk_40k)

begin

if(~rst_n)

    tx_flag <= 1'b0;

else if(flag == 1'b1 && din_temp[0] == 1'b0)

    tx_flag <= 1'b1;

else if(tx_cnt == 7'd10)

    tx_flag <= 1'b0;

end

//cnt: 发送数据计数，clk_40k分频至1k波特率对传输数据进行计数

always @ (posedge clk_40k)

begin

if(~rst_n)

    cnt <= 7'b0;

else if(tx_flag == 1'b1 && cnt != 7'd39)

    cnt <= cnt + 1'b1;

else

    cnt <= 7'b0;

end

always @ (posedge clk_40k)

begin

if(~rst_n)

    tx_cnt <= 6'b0;

else if(tx_flag == 1'b1 && cnt == 7'd39)

    tx_cnt <= tx_cnt + 1'b1;

else if(tx_flag == 1'b0)

    tx_cnt <= 6'b0;

end

//din_temp: 8bit数据移位操作，串行输出

always @ (posedge clk_40k)

begin

if(~rst_n)

    din_temp <= 10'b1111111111;

else if(flag == 1'b1 || send_start == 1'b1)

    din_temp <= {1'b1,din,1'b0};

else if(tx_flag == 1'b1 && cnt == 7'd39)

    din_temp <= {1'b1,din_temp[9:1]};

end

assign bit_out = din_temp[0];

endmodule

2. 接收模块 (uart_rx)：

module uart_rx (

clk_40k,   //clock signal, 40kHz

rst_n,       //reset signal, active low

bit_in,    //the input serial bit,

dout_vld,//the output valid signal， active high，the dout is valid when this signal is high.

dout      //received data, 8 bit width

);

input bit_in;

input clk_40k;

input rst_n;

output reg dout_vld;

output reg [7:0] dout;

reg rx_flag;

reg [6:0] cnt;

reg [5:0] rx_cnt;

reg [7:0] dout_temp;

//rx_flag: 接收过程rx_flag始终拉高

always @ (posedge clk_40k)

begin

if(~rst_n)

    rx_flag <= 1'b0;

else if(bit_in == 1'b0)

    rx_flag <= 1'b1;

else if(rx_cnt == 6'd9)

    rx_flag <= 1'b0;

end

//cnt: 接收数据计数，clk_40k分频至1k波特率对接收数据进行计数

always @ (posedge clk_40k)

begin

if(~rst_n)

    cnt <= 7'b0;

else if(rx_flag == 1'b1 && cnt != 7'd39)

    cnt <= cnt + 1'b1;

else if(rx_flag == 1'b0 || cnt == 7'd39)

    cnt <= 7'b0;

end

always @ (posedge clk_40k)

begin

if(~rst_n)

    rx_cnt <= 6'b0;

else if(rx_flag == 1'b1 && cnt == 7'd39)

    rx_cnt <= rx_cnt + 1'b1;

else if(rx_flag == 1'b0)

    rx_cnt <= 6'b0;

end

//dout_temp: 将串行接收数据转换还原为8bit数据

always @ (posedge clk_40k)

begin

if(~rst_n)

    dout_temp <= 8'b0;

else if(rx_flag == 1'b1 && cnt == 7'd39)

begin

    dout_temp[7] <= bit_in;

    dout_temp[6:0] <= dout_temp[7:1];

end

end

//dout_vld: 传输完成标识，8bit数据传输结束拉高

always @ (posedge clk_40k)

begin

if(~rst_n)

    dout_vld <= 1'b0;

else if(rx_cnt == 6'd9 && cnt == 7'b0)

begin

    dout <= dout_temp;

    dout_vld <= 1'b1;

end

else

    dout_vld <= 1'b0;

end

endmodule

按照testbench对UART收发端进行仿真，仿真结果如图：

1. 系统时钟和传输速率通常不一致，clk_40k为高频系统时钟，利用计数器分频实现1k波特率；

2. 复位信号rst_n低电平有效，正常传输时始终处于高电平。

3. 开始传输时send_start信号拉高，传输结束时dout_vld信号拉高；

4. 输入数据din在传输结束后在输出数据dout体现出来，传输时延为1个数据长度。

1. 通信只需要两条数据线；

2. 无需时钟信号；

3. 有奇偶校验位，方便通信的差错检查；

4. 只需要接收端和发送端设置好数据包结构，即可稳定通信。