安路TangDynasty(TD)配置生成创建IP的方法

IP 生成器是一个创建 IP 核的图形交互设计界面。 用户可以在 IP 生成器中对所选 IP
进行配置， 并自动生成相应的 IP 模块。目前支持的 IP 模块分为 Primitive IP 和 Soft IP，
Primitive IP 有 Common、 Clock、 Arithmetic、 Memory、 Analog Digital Convertor 等；
Soft IP 有 Arithmetic、 Video & Display interface、 Generic Digital Signal Processing 等。
(以下举例以 PH1A100SFG676 为例，具体各 Device 支持的 IP 以实际界面显示为准。 )

3.1 COMMON 模块

Common 模块中包含了一些常用的单元： BUFG、 IDDR、 ODDR 等。

3.1.1 BUFG 模块

全局时钟模块， 可减少全局时钟信号的延时与偏移。
注： BUFG 模块的使用条件有所限制，在 GCLK IO 与 PLL 的输出端口后不能添加，
而在大多数情况下软件将自动适时的为时钟信号添加 BUFG 模块。建议只有在软件没有
添加的情况下才手动例化该模块。

1. 创建 BUFG 模块
选择 Tools → IP Generator， 选择“Create an IP core”

输入模块名称并选择存储路径。此处，若是在有工程的基础上创建 BUFG 模块，存

储路径和器件名称将与工程保持一致。若在没有工程的基础上创建 BUFG 模块，用户需
手动设置保存路径和器件名称。

在 Function 窗口 Primitive IP 展开 Common 模块，双击 BUFG 打开配置界面

输入模块名称，选择相应的器件，默认为工程器件

点击“OK”完成设置， 生成文件如下：

继续点击“OK”， 并选择是否添加文件至工程， 勾选.v/.vhd 文件中的任意一个即会自
动隐藏另一个文件，取消勾选则会重新显示两个文件。

添加至工程后， IP 显示如下，可在 AnlogicIP 处右键选择 Switch Source To 更改添
加至工程的文件为 Verilog/VHDL。

2. 例化 BUFG 模块
以新建工程为例介绍例化 BUFG 模块的过程。用户在已有工程的基础上进行例化的
过程一致。
新建工程，并为工程添加顶层模块;
在工程中添加上一步生成的 test_bufg.v;
在顶层模块中调用 test_bufg 模块， 并修改 inst 名称和端口名称， 点击保存按钮， 即
完成了 BUFG 模块的例化。 点击 File → Save 保存文件。

更多IP模块的配置方法请参见TD软件的USER GUIDE