有多少PLL可以在LatticeECP2M FPGA上使用PLLCAP？

以下摘录来自
LatticeECP2 / M sysClock PLL / DLL设计和使用指南 – TN 1103
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当器件一侧的PLL使用外部电容引脚时，器件同一侧的任何其他PLL都不能使用它。

这意味着每个器件最多两个PLL，一个在左侧，一个在右侧，可以连接外部电容。

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LatticeECP2M FPGA在器件左侧和右侧都有一个GPLL和3个SPLL。

客户可以在ECP2M FPGA的一侧使用所有3个SPLL，前提是它们都在SPLL的操作规范范围内。

如果GPLL符合GPLL的操作规范，它们也可以在设备的同一侧使用GPLL。
SPLL和GPLL的操作规范和功能类似，但有一些差异需要注意。

如果某些用户的输入规范属于需要使用PLLCAP的区域，则选项会受到更多限制。
只有一个SPLL或器件左侧的GPLL可以使用PLLCAP引脚。

如果左侧GPLL使用PLLCAP，则该侧的3个SPLL可能不使用PLLCAP。

仍然可以使用3个SPLL，但操作必须符合规范限制，以便在没有PLLCAP的情况下使用。

类似地，如果用户在左侧具有使用PLLCAP的SPLL，则该侧的剩余SPLL和GPLL可能不使用PLLCAP。。仍然可以使用这些其他SPLLS和GPLL，但操作必须符合规范限制，以便在没有PLLCAP的情况下使用。
。以下显示了在FPGA左侧有效使用SPLL和GPLL的示例。
。GPLL输入= 25 MHz输出= 100 MHz
。SPLL1输入= 50 MHz输出= 200 MHz
。SPLL2输入= 50 MHz输出= 250 MHz
。SPLL3输入= 25 MHz输出= 50 MHz PLLCAP REQUIRED。
。请注意，在此示例中，只有SPLL3使用PLLCAP。
。另请注意，由于SPLL的性能操作规范，本示例中放置在GPLL上的PLL只能用于GPLL。 。SPLL在不使用PLLCAP的情况下不能接受25 MHz输入，并且当使用PLLCAP时，输出频率限制在50 MHz或更低。