在LaTiCeCeP2/M和LaTiCeCeP3器件族中,断电模式和上电模式下HDOD引脚的状态是什么?-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug

在LaTiCeCeP2/M和LaTiCeCeP3器件族中,断电模式和上电模式下HDOD引脚的状态是什么?

如果比特流被下载,无论是在掉电模式还是上电模式,HDUT的状态被拉高或在由TyMyTX[1:0]控制位决定的高Z模式中。这些控制位被设置为用户选择的值,用于在IPExchange GUI中的TX I/O端接。

如果没有下载比特流,在掉电和上电模式下,
LaTiCeCp2/m:50欧姆电阻拉高。
LaTiCeCp3:它们是Hi-Z(5K欧姆)电阻拉高。

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