LaTiCeCp3 FPGA 3.3V或2.5V LVCMOS输出引脚可以支持最大20mA源或接收器电流每I/O.，以支持更高的电流I/O，用户可以连接多个相邻的I/O引脚一起产生更高的源或汇电流组合。然而，使用组合的FPGA I/O引脚存在一些限制和建议。
在逻辑信号连接表中，由I/O连接的I/O之间、或I/O库中的最后GND和I/O库的末端所绘制的平均直流电流不应超过N*8MA，其中N是银行GND连接之间的I/O数，或在银行中的最后GND之间的数目。银行的尽头
FPGA设计应保证所有连接的输出引脚同时切换。强烈建议所有连接的输出引脚应该设置为相同的I/O类型，具有相同的输出驱动电流和快速转换速率设置，并且由相同的信号驱动，具有从信号到每个输出引脚的最小内部路由偏移。
建议每输出引脚增加一个33欧姆串联电阻。串联电阻被物理地放置在输出引脚附近。串联电阻可以防止间歇性短路条件，如果一个或多个连接的输出引脚驱动高，而其他驱动低。
用户应该知道由组合的大电流I/OS引起的潜在的同时开关噪声，并采取预防措施来降低同时开关噪声的干扰水平。并联连接的输出引脚组应物理地放置在VCCIO或GND附近。不要把任何敏感的I/O引脚旁边的开关输出引脚旁边。
LATECIECP3 I/O协议板通过将三个I/O引脚并联连接，以产生用于DAC应用的高电流I/O。该解决方案也可用于任何其他FPGA / CPLD设计，需要高电流I/O，以更详细的电路板设计，请参阅“高电流I/O”部分和示意图的LATECIECP3 I/O协议板-修订C用户指南-EB48.
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